05[1].3电平异步时序逻辑电路分析
异步时序逻辑电路
分析图所示电平异步时序逻辑电路
电平异步时序逻辑电路的竞争
电平异步时序逻辑电路是利用反馈回路 的时间延迟实现记忆功能。前面对电路 进行分析时，没有对各反馈回路之间时 间延迟的长短进行讨论，也就说，是在 假定各回路之间延迟时间相同的情况下 对电路的工作进程进行分析的。事实上， 反馈回路的延迟往往各不相同。
从激励表中可知，在要求触发器状态不变 时，有两种不同的处理方法。一是令CP 为d，输入端取相应值；二是令CP为0， 输入端取任意值。
例 6.3 用T触发器作为存储元件，设计一 个异步模8加1计数器，该电路对输入端x 出现脉冲进行计数，当收到八个脉冲时， 输出端Z产生一个进位输出脉冲。
用D触发器作为存储元件，设计一个“x1x2-x2”序列检测器。该电路有两个输入x1 和x2 ，一个输出Z。仅当x1输入一个脉冲 后， x2连续输入两个脉冲时，输出端Z由 0变为1，该1信号将一直维持到输入端x1 或x2再出现脉冲时才由1变为0。
脉冲异步时序逻辑电路的分析
脉冲异步时序逻辑电路的分析与同步时序 逻辑电路大致相同。 1.写出电路的输出函数和激励函数表达式； 2.列出电路次态真值表； 3.作出状态表和状态图； 4.画出时间图并用文字描述电路的逻辑功 能。
与同步时序逻辑电路分析的区别主要表现在 两点： 第一，当存储元件采用时钟控制触发器时， 对触发器的时钟控制应作为激励函数处理。 分析时应特别注意触发器时钟端何时有脉冲 作用，仅当时钟端有脉冲作用时，才根据触 发器的输入确定状态转移方向，否则，触发 器状态不变。若采用非时钟控制触发器，则 应注意作用到触发器输入端的脉冲信号
这里所谓的竞争，是指当输入信号变化引 起电路中两个或两个以上状态变量发生变 化时，由于各反馈回路延迟时间的不同， 使状态变量的变化有先有后而导致不同状 态响应过程的现象。若竞争中各种可能最 终能到达预定的稳定，则称为非临界竞争。 反之，若使电路到达不同的稳态，既状态 转移不可预测，则称为临界竞争。
第五章 异步时序逻辑电路时序逻辑电路分为同步时序电路和
脉冲异步时序电路也有Moore型和Mealy型之分。当输出Z 由现态和输入决定时，称这样的电路为Mealy型脉冲异步时 序电路，其激励函数和输出函数可表示为：
Zi f i ( x1 ,, xn , y1 ,, yr ) i 1,, m Y j g j ( x1 ,, xn , y1,, yr ) j 1,, r
Moore型电平异步时序电路的输出Z仅由二次状态y决定， 可以表示为：
Zi f i ( y1 ,, yr ) i 1,, m Y j g j ( x1 ,, xn , y1,, yr ) j 1,, r
由于输入电平信号直接推动电平异步时序电路翻 转，为使电路的翻转可以预测，使电路稳定可靠地工作， 需要对其输入信号作出一定的限制： 1. 不允许两个或多个输入端的电平同时改变，一个时刻 仅允许一个输入端由电平变化； 2. 输入信号应在前一个输入信号所引起的电路翻转结束 之后到来，也即仅当电路处于稳定状态时允许输入端出 现电平变化，当电路处于不稳定状态时输入端应保持不 变。
第五章 异步时序逻辑电路
时序逻辑电路分为同步时序电路和异步时序电路 两大类，它们之间的主要差别在于：同步时序电路有统 一的时钟信号，而异步时序电路没有统一的时钟信号。 电路工作时，同步时序电路在统一的时钟信号控制下， 步调一致地发生翻转、执行动作，具有良好的稳定性、 可靠性；而异步时序电路没有统一的时钟信号，电路的 翻转由输入信号直接推动，反应快、灵活性好。 按照输入信号的类型，异步时序电路可分为：脉 冲异步时序逻辑电路，其输入信号为脉冲信号；电平异 步时序逻辑电路，其输入信号为电平信号。这两种异步 时序电路的工作方式及描述、分析、设计方法有较大的 差别。
5.2.2 脉冲异步时序电路的设计 设计步骤： 1. 2. 3. 4. 5. 建立原始状态图、原始状态表； 状态简化； 状态编码； 确定激励函数和输出函数； 画出电路图。
同步时序和异步时序电路
5 . 1 异步时序逻辑电路模型（一）异步时序逻辑电路的分类异步时序电路可以从不同的角度进行分类。
1•冲异步时序电路和电平异步时序电路输入信号有脉冲信号和电平信号两种。
所谓电平信号是以电平的高低来表示信号；而脉冲信号是以脉冲的有无来表示信号。
根据输入信号的不同，异步时序电路又分脉脉冲时序电路和电平异步时序电路两种。
如果加到异步时序电路的输入为脉冲，则称为脉冲异步时序电路；反之，如果输入信号为电平.则称为电平异步时序电路。
2.米勒电路和莫尔电路根据输出与输入的不同关系，异步时序电路有米勒电路和莫尔电路两种类型。
假如电路的输出状态不仅与输入状态有关，还与二次状态有关，这样的异步时序电路称米勒电路；如果电路的输出状态仅与二次状态有关，而与输入状态无关，这样的异步时序电路称为莫尔电路。
（二）异步时序逻辑电路的一般结构异步时序电路由组合电路和存储电路两部分组成。
脉冲异步时序电路的存储电路常采用触发器，它可以是时钟控制触发器，也可以是基本R-S触发器。
在使用时钟控制触发器时，触发器不被统一的时钟脉冲同步，每个触发器的时钟端作为一个独立的输入端。
电平异步时序电路的存储电路采用延迟元件，它可以是外加的延迟元件，也可以利用反馈回路的附加延迟。
脉冲异步时序电路与同步时序电路的主要差别是电路的状态改变方式不同，前者在输入信号的控制下改变状态，而后者却在同一时钟脉冲控制下改变状态。
这一差别导致了脉冲异步时序电路和同步时序电路在分析和设计方法上都有若干差别。
一、5 . 2 脉冲异步时序逻辑电路脉冲异步时序电路状态的改变直接依赖于输入脉冲，即每来一个输入脉冲，电路状态发生一次变化。
由于触发器没有公共的时钟脉冲来同步，电路状态的转换将不可预测。
为了使脉冲异步时序电路可靠工作，对脉冲异步时序电路的输入信号应作如下规定：（1）不允许在两个（或两个以上）输入端同时加输入脉冲；（2）第二个输入脉冲的到来，必须在第一个输入脉冲所引起的整个电路的响应完全结束之后。
异步时序逻辑电路的分析
异步时序逻辑电路的分析异步时序逻辑电路由状态元件和组合逻辑电路构成。
状态元件可以是触发器、锁存器或计数器等，用于存储和更新系统的状态信息。
组合逻辑电路用于根据输入信号和状态元件的当前状态生成输出信号。
异步时序逻辑电路使用特殊的电路元件来处理时序问题，如时序器、分频器、状态机等。
分析是指确定异步时序逻辑电路所需的状态元件和组合逻辑电路，以及它们之间的关系。
在分析过程中，需要识别系统的输入和输出信号，并建立它们之间的关联关系。
通过对系统的输入进行序列和输入/输出的波形分析，可以确定输入和输出之间的时序关系。
合成是指根据分析结果生成实际的电路布局和连接。
在合成过程中，需要选择合适的电路元件，并确定它们之间的连接方式和时序关系。
合成过程可以使用电路设计软件来自动生成电路图和布局。
1.确定系统的输入和输出信号。
根据实际需求和系统功能，确定输入和输出信号的类型和名称。
输入信号通常是一些外部事件或控制信号，输出信号则是系统的响应。
2.建立输入和输出信号之间的关联关系。
根据系统的逻辑功能和时序要求，确定输入和输出信号之间的时序关系。
可以使用状态转换图、状态转移表或状态图等形式来描述这种关系。
3.确定状态元件的类型和数量。
根据系统的状态信息和时序性能要求，选择合适的状态元件。
触发器是最常用的状态元件，可用于存储系统的状态信息。
根据状态元件的类型和数量，可以确定系统的状态变量。
4.建立状态元件和组合逻辑电路之间的关系。
根据系统的逻辑功能和时序要求，确定状态元件和组合逻辑电路之间的逻辑关系。
组合逻辑电路用于根据输入信号和当前状态元件的状态生成输出信号。
5.分析输入/输出时序波形。
通过仿真或实验，分析输入/输出时序波形以验证系统的正确性。
根据时序波形图，可以确定信号的传输延迟和时序约束等重要参数。
6.优化电路设计。
根据分析结果，对电路进行优化。
常见的优化技术包括布局优化、电路复用和逻辑优化等。
优化的目标是减少电路的延迟、功耗和面积，提高系统的性能和可靠性。
异步时序电路
异步时序电路
异步时序电路是一种按照信号变化而变化的电路，是指在信号变化之后，电路内部切换状态的动作和电路变化之间没有固定的时间关系，只是
受控于信号的概念。
异步时序电路是电子电路中的一种经典的逻辑运算电路，结构比较简单，节省 special circuit，通过几个简单的门逻辑电路，可以实现复杂的功能。
异步时序电路的特性是不必要的同步设备，它的应
用非常广泛，可以应用于各种计算机系统，如中央处理器、控制器等。
异
步时序电路大大提高了处理机的处理速度，缩短了处理机的响应时间，因此，异步时序电路在计算机上发挥着重要的作用。
同步时序逻辑电路和异步时序逻辑电路
同步时序逻辑电路和异步时序逻辑电路1. 引言说到电路，大家可能会觉得有点儿高深莫测，其实它们就像生活中的各种小插曲，错综复杂但又充满趣味。
今天我们来聊聊两种电路：同步时序逻辑电路和异步时序逻辑电路。
听起来很正式吧？其实就像两位老朋友，各有各的个性，给我们的生活带来不同的滋味。
2. 同步时序逻辑电路2.1 什么是同步电路先说说同步时序逻辑电路。
想象一下，大家一起跳舞，必须跟着节拍来对吧？这就是同步电路的工作原理。
它们依靠一个时钟信号来统一行动，一切都得在这个时钟的节奏下进行。
你想想，如果没有这个节拍，大家就会乱成一团，完全没法协调。
2.2 优点与缺点同步电路的优点可多了。
首先，它们容易设计，因为所有的动作都得听从同一个“老大”——时钟。
这样一来，故障也比较容易定位，就像在大合唱里找出跑调的那个人，轻而易举！但是，当然了，凡事都有两面。
它们在速度上可能会受到限制，因为要等时钟信号到位才能开始下一步，仿佛总得等着老大下命令。
3. 异步时序逻辑电路3.1 什么是异步电路接下来，我们来聊聊异步时序逻辑电路。
这家伙就有点儿“放飞自我”的意思。
想象一下，大家随意地跳舞，没有固定的节拍，各自随心所欲，热火朝天。
这种电路不需要时钟信号，各个部分可以独立工作，就像一场即兴表演，想跳就跳，想停就停。
3.2 优点与缺点异步电路的优点就是速度快，反应灵敏。
因为没有时钟的限制，它们可以在需要的时候马上响应，特别适合处理突发事件，像是过马路时的红绿灯，红灯一亮就得停下，绿灯一闪立马走。
可是，快可不代表好，有时候这就像在一场没有指挥的音乐会上，大家都想表现，结果弄得一团糟，容易出现竞争和冲突。
4. 比较与应用4.1 各自的应用领域那么，这两种电路究竟哪种更好呢？这就要看情况了。
同步电路一般用于那些需要稳定和可靠性的地方，比如计算机和大型系统。
而异步电路则适合需要快速反应的地方，比如一些高频交易系统或者一些需要低延迟的通信设备。
异步时序电路1
1 00 1
1 00 0
0 11 1
0 11 0
图5.10 例5.4的完整状态转换图
最后，根据驱动方程和时钟方程画出逻辑电路图, 如图5.11所示。
J0 Q0 CP 1 CP0 K0 Q0
J1 CP1
Q1
J2 CP2
Q2
J3 CP3
Q3
K1 Q1
K2 Q2
K3 Q3
图5.11 例5.4的逻辑图
脉冲异步时序电路在设计的过程中最困难的事情 是如何选定每个触发器的时钟信号才能使电路最简 洁、可靠！有兴趣的同学参考电子科技大学万栋义 教授编写的《脉冲与数字逻辑》等有关书籍。（本 部分内容教材上写的不好！）
Q2n+1Q1n+1 Z
Q2nQ1n CP1
00 11
01 10
注意：上图“10”是无效循环，开机后若进 入“10”则会死机。应加复位电路或修改控 制方程。
课堂作业：试分析下列脉冲异步时序电路。并说
明电路的功能。
5.2.2 脉冲异步时序逻辑电路的设计
脉冲异步时序逻辑电路的设计方法与同步时序逻 辑电路相似，但必须把触发器的时钟端作为激励输入
“脉冲异步时序电路”和“电平异步时序电
路”。
图5.1 脉冲异步时序电路模型
5.2 脉冲异步时序电路
5.2.1 脉冲异步时序电路分析 由于电路中没有统一的时钟脉冲，电路状 态的改变必须考虑： （1）激励信号； （2）存储器的时钟控制是否有效。如时钟 无效，该触发器状态一定不变。
分析异步时序逻辑电路的一般步骤： （1）根据逻辑图写方程，包括时钟方程、输出方 程及各个触发器的驱动方程。 （2）将驱动方程代入触发器的特性方程，得到各 个触发器的新状态方程。 （3）求出电路的次态和输出，根据计算结果列状 态表。
异步时序逻辑电路分析
7．2．2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。
在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。
这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。
这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。
分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。
①写方程式：时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。
~ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。
输出方程：驱动方程：状态方程：②列状态转换真值表：状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。
设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出`时钟脉冲Y CP2CP1$CP00000010》0010100《0100110?0111000\ 1000001…表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时＝001。
表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。
其余依此类推。
③逻辑功能说明：由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y 输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。
④状态转换图和时序图。
根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。
！。
电平异步时序逻辑电路分析
输出 Z： 0 0
1
0
0
0
0
0
0
总态响应序列中加 “*” 的总态为非稳定总态，表示总态转换时的过渡拐
点。
t0 t1
t2
t3 t4
t5 t6 t7
t8
x2 x1 y2
y1
Z
Δt Δt Δt Δt
Δt
Δt
⑷ 电路功能
从时间图上可看出，仅当 x2x1 输入序列为 “00-10 – 11 ”时，输 出高电平信号，其他情况均输出低电平信号。因此该电路为 “00-10 – 11 ” 序列检测器。
（00，0）/ 0
（01，1）/ 1
（10，0）/ 0
（00，1）/ 1
R – S 触发器总态图
5．3．2 电平异步时序逻辑电路分析
电路分析的步骤为： ⑴ 根据逻辑电路图写出激励函数和输出函数表达式 ⑵ 作出流程表 ⑶ 作出总态图或时间图 ⑷ 说明电路逻辑功能
例：分析该电平异步时序逻辑电路
11
01
00
01 11
总态： (00,00) (10,00)* (11,11) (01,11)* (00,00) (01,00)*
t7
t8
10 11
(x2x1,, y2y1)
(10,10) (11,10)* (01,01) (00,01)* (01,01) (11,01) (10,01) (11,01)
x:1
Z: 1
xn
组合电路
Zm
yr … y1
Δt1
延迟
:
延迟
Δtr
Y1 … Yr
图中 x1 ~ xn 为外部输入信号；Z1 ~ Zm 为外部输出信号； Y1 ~Yr 为激励状态；y1 ~ yr 为二次状态；Δt1 ~ Δtr 为反馈 回路中的时间延迟。
数字电子技术 第5章 时序逻辑电路的分析
40
5.8异步计数器
1.异步计数器的概念：异步计数器中的 触发器不会同时改变状态，因为它们没 有共同的时钟脉冲
41
2. 三位异步二进制计数器
42
波形图
Q0:2分频 Q1:4分频 Q2:8分频
Q0 Q1’ Q2
43
3.四位异步十进制计数器
1 CP 2 3 4 5 6 7 8 9 10
起译码 作用
电路分析： Di输入的数据，在cp 上升沿作用下,逐位 向左移动，经过4个 脉冲，将把输入的第 1个数传送到输出D0。
电压波形
34
5.5.MSI移位寄存器
M=0 M=1
串行输出
74LS95右移 移位寄存器
并 行 输 出
(1)电路形式：电路接成串行移位右移，并行输入，并行输出。 (2)工作原理：当方式控制M=1时，允许数据以并行方式输入，在cp2作用下，并 行存入J-K FF，并以并行方式输出Data.Q0~Q3。当M=0时，并行输入被禁止， 允许串行输入到J-K FF，在cp1作用下逐位右移。
1
1
1
1
4位异步二进制计数器(74LS93)
电路特点： 74LS93是一个MSI.模2×8进制计数器。从电路形式上看，第1 个FF为2进制，第2~4个FF是8进制计数器。采用两个时钟脉冲 CPA，CPB，有2个复位输入端，为方便灵活使用。
46
74LS93应用
用74LS93构成模16计数器。 将QA(第一级FF输出)作为CPB 使用，成为模16计数器。
(4)将驱动方程分别代入J-K FF的特性方程：
001 000 (2)时序电路的输出为Q3Q2Q1
(3)各FF的驱动方程： J1=Q3 K1=1 J2=1 K2=1 J3=Q2Q1 K3=1
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Y1 x2 y1 x1
输出 x2x1=10 Z
⑵ 根据表达式，可作出流程表。
0 0 1 1
0 1 1 0
00 00 00 00
01 01 01 01
01 01 11 11Fra bibliotek10 01 01 10
0 0 1 0
⑶ 作出总态图
为了直观描述电路功能，还可 （ 01，01）/ 0 作出时间响应序列和时间图。假 设初态为（00，00），输入的变（00，00）/ 0 化序列为 00→ 10→ 11→ 01→ （10，10）/ 0 00→ 01→ 11 → 10，根据流程表 可作出总态和输出响应序列。 时刻 ti： t0 t1
信号在短时间内发生两次变化称为脉冲，若高电
平持续时间较长称为电平，因此，电平是脉冲的一种 特定形式。
5.3.1 电平异步时序逻辑电路的特点
1．电平异步时序逻辑电路的结构模型
电路同样由组合电路和存 储电路组成，但存储电路是由 反馈回路中的延迟元件构成。 延迟元件不采用延迟线，而是 利用组合电路本身固有的分布 延迟。
Meally 型流程表格式
二次 状态 y 激励状态 / 输出
Moore型流程表格式
二次 状态 y 激励状态 输 出 Z
输入 x
Y/Z
输入 x
Y
流程表中的激励状态分为稳定状态（简称稳态）和非稳 定状态（简称非稳态），表中与二次状态相同的激励状态 为稳态（加圈），表中与二次状态不相同的激励状态为非 稳态。 总态：电路输入和二次状态的组合，记作（x，y）。在 流程表中，代表某个二次状态的行和代表某种输入取值的列 的交叉点称为总态。
11 ” 序列检测器。
0/0 1/1
S3
1/0 0/0 1/0 0/0
S2
异步时序逻辑的分类： （1）电平型异步时序逻辑电路：触发器的翻转 受触发信号的电平高低控制，接收作用的时间长 ； （2）脉冲型异步逻辑时序电路：触发器的翻转 仅在触发信号的有关跳变沿发生，接收作用的时 间短，较易把握。
5．3 电平异步时序逻辑电路
当输入信号作相邻变化不引起电路状态变化时，在表内
总态作水平移动； 当输入信号作相邻变化引起电路状态变化时，总态先作 水平移动至非稳态，再作垂直移动至稳态。
例：用或非门构成的 R – S 触发器为简单电平异步时序 逻辑电路。
Q
Q
G1 >=1 R
>=1
G2
S
激励方程为： Y
S Ry
R – S 触发器不允许两个输入同时为 1，其流程表为： R – S 触发器流程表
解：电路有两个外部输入 x1、x2 ，两条反馈电路， 对应激励状态为 Y1、Y2，二次状态为 y1、y2。外部输出 Z 仅与状态有关，属于 Moore 型电路。 ⑴ 输出函数和激励函数表达式为：
Z y2 y1
二次状态 y2 y1
Y2 x2 x1 y2 x2 x1 y1
激励状态 Y2 Y1 x2x1=00 x2x1=01 x2x1=11
10 （11，01）/ 0 （10，01）/ 0 （11，11）/ 1
t2
11
t3
01
t4
00
t5
01
t6
11
t7
10
t8
11
输入 x2x1 ： 00
总态：
输出 Z：
(00,00) (10,00)* (11,11) (01,11)* (00,00) (01,00)*
(10,10) (11,10)* (01,01) (00,01)* (01,01) (11,01) (10,01) (11,01) 0 0 1 0 0 0 0 0 0
二次状态 y 激励状态 Y RS = 00 RS = 01 RS = 11 RS = 10 输出
0 1
0 1
1 1
d d
0 0
0 1
要求输入信号作 “相邻变化”，则 RS 值每次变化仅 允许一位发生变化。如允许 00→ 01、 00→ 10， 01→ 00、 01→ 11， 10→ 00、 10→ 11，11→ 01、11→ 10，不允许 00→ 11 或 01→ 10。
（00，0）/ 0
（01，1）/ 1
（10，0）/ 0
（00，1）/ 1
R – S 触发器总态图
5．3．2 电平异步时序逻辑电路分析
电路分析的步骤为： ⑴ 根据逻辑电路图写出激励函数和输出函数表达式 ⑵ 作出流程表 ⑶ 作出总态图或时间图 ⑷ 说明电路逻辑功能
例：分析该电平异步时序逻辑电路
2．输入信号的约束
输入信号的变化将引起输出和状态的变化，为保证电路 可靠工作，对输入信号做以下约束：
⑴ 不允许两个或两个以上信号同时变化
⑵ 电路进入稳定状态后才允许输入信号发生变化
3．流程表和总态图
使用流程表和总态图描述电路的工作过程和逻辑功能。
流程表用于反映电路输出信号、激励信号与电路输入信
号、二次状态之间关系。其格式为：
(x2x1,, y2y1)
总态响应序列中加 “*” 的总态为非稳定总态，表示总态转换时的过渡拐 点。
t0 t1
t2
t3
t4
t5
t6
t7
t8
x2
x1 y2
y1
Z Δt Δt Δt Δt Δt Δt
⑷ 电路功能
从时间图上可看出，仅当 x2x1 输入序列为 “00-10 – 11 ”时，输出 高电平信号，其他情况均输出低电平信号。因此该电路为 “00-10 –
yr
…
x1 : xn y1
组合电路 Δt1
延迟
Z1 : Zm Y1 Yr
…
:
延迟
Δtr
图中 x1 ~ xn 为外部输入信号；Z1 ~ Zm 为外部输出信号；
Y1 ~Yr 为激励状态；y1 ~ yr 为二次状态；Δt1 ~ Δtr 为反馈
回路中的时间延迟。
电平异步时序逻辑电路结构模型特点： ⑴ 电路输出状态的改变是由输入电位x的变化直接引起。 ⑵ 二次状态 y 是激励状态 Y 经Δt 延迟 后的 “重现”。 ⑶ 输入信号的一次变化可能引起二次状态的多次变化。
按电路工作方式划分 制的触发器组成，电路状态的改变由系统统一时钟控 制。时钟到来前的状态为 “现态”，时钟到来后的状 态为 “次态”。
同步(Synchronous)时序电路——存储电路由带时钟控
异步(Asynchronous)时序电路 ——存储电路由触发器 或延时元件组成，时序电路中状态的改变不受统一时
钟的控制，输入的变化将直接导致输出的变化。
同步时序逻辑电路 脉冲异步时序逻辑电路
x1 xn Zm ys
：
组合电路 y1
：
Z1
…
Y1
…
Yr
存储电路
时钟 CP 现态 S0 S1 S2 S3 S4 次态 / 输出 Z x=0 S1 / 0 S2 / 0 S3 / 0 S4 / 0 S0 / 1 x=1 S2 / 0 S3 / 0 S4 / 0 S0 / 1 S1 / 0 0/1 S4 S0 0/0 S1