异步时序逻辑电路
数字逻辑 5：异步步时序逻辑
单输入变化： 单输入变化：
每一时刻仅允许一个输入变量发生变化。 每一时刻仅允许一个输入变量发生变化。
节拍： 节拍：
按输入信号的变化来区别状态转换的节拍。 按输入信号的变化来区别状态转换的节拍。
《数字逻辑》 第五章·异步时序逻辑
4/32
脉冲异步时序逻辑分析步骤
写出电路的输出函数和激励函数表达式； 写出电路的输出函数和激励函数表达式； 列出电路次态真值表或次态方程组； 列出电路次态真值表或次态方程组； 作出状态表和状态图； 作出状态表和状态图； 画出时间图并用文字描述电路的逻辑功能； 画出时间图并用文字描述电路的逻辑功能；
每个输入变化后，要稳定一段时间不变， 每个输入变化后，要稳定一段时间不变，以保证电路能进入稳 定状态。 定状态。 不允许两个或两个以上的输入信号同时变化。 不允许两个或两个以上的输入信号同时变化。
《数字逻辑》 第五章·异步时序逻辑
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知识点－Ⅱ 知识点－
异步时序电路可分为脉冲型异步时序电路和电平型异步 时序电路。 时序电路。 脉冲型异步时序电路的输入包含脉冲信号， 脉冲型异步时序电路的输入包含脉冲信号，而电平型异 步时序电路的输入仅由电平信号构成。 步时序电路的输入仅由电平信号构成。
《数字逻辑》 第五章·异步时序逻辑
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知识点－Ⅴ 知识点－
为了达到多功能的目的，异步计数器往往采用组合结构， 为了达到多功能的目的，异步计数器往往采用组合结构， 即由两个独立的计数器组成。 由模2和模 即由两个独立的计数器组成。如74LS90由模 和模 计 由模 和模5计 数器组成， 由模2和模 计数器组成等。 数器组成，74LS93由模 和模 计数器组成等。 由模 和模8计数器组成等
《数字逻辑》 第五章·异步时序逻辑
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是一种基于信号的到达时间和时序性的电路设计方法。
与同步时序逻辑电路不同，异步时序逻辑电路中的数据传输和处理不依赖于时钟信号，而是根据输入信号的到达顺序和时序关系来进行操作。
本文将详细介绍异步时序逻辑电路的分析与设计。
异步时序逻辑电路的分析主要包括信号流图的建立和状态表的推导。
首先，通过对输入信号的时序关系进行分析和理解，可以根据具体应用需求建立信号流图。
信号流图是一种图形化表示方式，其中包含了电路中信号的流动方式以及各个元件的逻辑功能。
在建立信号流图时，需要注意信号的输入和输出时间以及逻辑功能的实现方式，这是实现异步时序逻辑电路的关键。
在信号流图的基础上，可以根据信号的到达先后顺序推导状态表。
状态表是对电路中每个元件当前状态和下一状态的描述。
通过观察信号流图，可以确定每个元件在不同状态下的输出值，并利用这些信息进行状态表的推导。
在状态表中，可以列出元件的当前状态和下一状态的取值，并根据逻辑功能的要求来确定元件的控制信号。
异步时序逻辑电路的设计主要涉及到逻辑电路元件的选择和电路的优化。
在异步时序逻辑电路中，常用的逻辑电路元件包括触发器、门电路和编码器等。
根据实际需求，可以选择不同类型的逻辑电路元件来实现电路的逻辑功能。
在设计时，需要注意减少电路的延迟和功耗，提高电路的性能和可靠性。
可以通过选择低延迟的元件、合理布局电路和优化信号传输路径等方式来减小电路的延迟。
另外，可以采用时序检测和冗余检测等方法来增加电路的可靠性。
除了分析和设计，测试和验证是异步时序逻辑电路设计中的重要环节。
可以利用仿真软件对电路进行测试和验证，以确保电路的正确性和性能。
通过仿真可以观察电路的输入输出关系，检测是否存在冲突或错误，并进行合理的调整和优化。
总结起来，异步时序逻辑电路的分析与设计涉及到信号流图的建立、状态表的推导、元件的选择和电路的优化等方面。
通过合理的分析和设计，可以实现复杂的时序逻辑功能，并提高电路的性能和可靠性。
同步时序逻辑电路和异步时序逻辑
同步时序逻辑电路和异步时序逻辑
同步时序逻辑电路和异步时序逻辑电路的区别：
1、时钟信号不同
在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。
由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。
2、触发器的状态是否变化
同步时序电路中几乎所有的时序逻辑都是“同步逻辑”，有一个“时钟”信号，所有的内部内存（'内部状态'）只会在时钟的边沿时候改变。
异步时序逻辑电路分析时，还需考略各触发器的时钟信号，当某触发器时钟有效信号到来时，该触发器状态按状态方程进行改变，而无时钟有效信号到来时，该触发器状态将保持原有的状态不变。
参考内容：
同步逻辑最主要的优点：
是它很简单。
每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个'时钟周期'。
只有在这个条件满足下（不考虑其他的某些细节），电路才能保证是可靠的。
同步逻辑缺点：
时钟信号必须要分布到电路上的每一个触发器。
而时钟通常都是高频率的信号，这会导致功率的消耗，也就是产生热量。
即使每个触发器没有做任何的事情，也会消耗少量的能量，因此会导致废热产生。
最大的可能时钟频率是由电路中最慢的逻辑路径决定，也就是关键路径。
意思就是说每个逻辑的运算，从最简单的到最复杂的，都要在每一个时脉的周期中完成。
同步时序和异步时序电路
5 . 1 异步时序逻辑电路模型（一）异步时序逻辑电路的分类异步时序电路可以从不同的角度进行分类。
1•冲异步时序电路和电平异步时序电路输入信号有脉冲信号和电平信号两种。
所谓电平信号是以电平的高低来表示信号；而脉冲信号是以脉冲的有无来表示信号。
根据输入信号的不同，异步时序电路又分脉脉冲时序电路和电平异步时序电路两种。
如果加到异步时序电路的输入为脉冲，则称为脉冲异步时序电路；反之，如果输入信号为电平.则称为电平异步时序电路。
2.米勒电路和莫尔电路根据输出与输入的不同关系，异步时序电路有米勒电路和莫尔电路两种类型。
假如电路的输出状态不仅与输入状态有关，还与二次状态有关，这样的异步时序电路称米勒电路；如果电路的输出状态仅与二次状态有关，而与输入状态无关，这样的异步时序电路称为莫尔电路。
（二）异步时序逻辑电路的一般结构异步时序电路由组合电路和存储电路两部分组成。
脉冲异步时序电路的存储电路常采用触发器，它可以是时钟控制触发器，也可以是基本R-S触发器。
在使用时钟控制触发器时，触发器不被统一的时钟脉冲同步，每个触发器的时钟端作为一个独立的输入端。
电平异步时序电路的存储电路采用延迟元件，它可以是外加的延迟元件，也可以利用反馈回路的附加延迟。
脉冲异步时序电路与同步时序电路的主要差别是电路的状态改变方式不同，前者在输入信号的控制下改变状态，而后者却在同一时钟脉冲控制下改变状态。
这一差别导致了脉冲异步时序电路和同步时序电路在分析和设计方法上都有若干差别。
一、5 . 2 脉冲异步时序逻辑电路脉冲异步时序电路状态的改变直接依赖于输入脉冲，即每来一个输入脉冲，电路状态发生一次变化。
由于触发器没有公共的时钟脉冲来同步，电路状态的转换将不可预测。
为了使脉冲异步时序电路可靠工作，对脉冲异步时序电路的输入信号应作如下规定：（1）不允许在两个（或两个以上）输入端同时加输入脉冲；（2）第二个输入脉冲的到来，必须在第一个输入脉冲所引起的整个电路的响应完全结束之后。
05.4电平异步时序逻辑电路设计
⑵ 建立原始流程表 原始流程表， 稳态和 画出原始流程表 填入稳态 ① 画出原始流程表，填入稳态和相应输出 填入非稳态并指定非稳态下的输出 非稳态并指定非稳态下的 ② 填入非稳态并指定非稳态下的输出 ③ 填入无关状态和无关输出 填入无关状态 无关状态和
例：某逻辑电路有两个输入 x1 和 x2，一个输出 Z。输入 输出关系为： 0， 输出关系为：当 x1x2 = 00 时 Z = 0，此后 x1x2 = 01 或 1； x1x2 = 10 时 Z = 1；当 x1x2 = 11 时 1， Z = 1，此后 x1x2 0。作出此电路流程表。 = 01 或 x1x2 = 10 时 Z = 0。作出此电路流程表。 画出典型输入、输出时间图， 解：⑴ 画出典型输入、输出时间图，并设立相应状态 t0 t1 x1x2 00 10 x1 x2 Z ① ② ① ③ ④ ⑤ ④ ⑥ ① ② ④ t2 00 t3 01 t4 11 t5 10 t6 11 t7 t8 t9 t10 11
脉冲源 x2 单脉冲输出 手动控制x 手动控制 1 单脉冲发生器
建立原始流程表。 解：⑴ 建立原始流程表。根据题意可作出典型输 输出时间图。 入、输出时间图。
t0 t1 t2 t3 x2 x1 Z ① ② ①③ ④ ③ ④⑤ ⑥ ⑦ ① ② ① t4 t5 t6 t7 t8 t9 t10 t11 t12
⑵ 化简流程表 根据相容行判断法则，可作出隐含表， 根据相容行判断法则，可作出隐含表，从隐含表可得 (1，2)、(3，4)、(3，5)、(3，6)、(4，5)， 相容行对为 (1，2)、(3，4)、(3，5)、(3，6)、(4，5)， 据此可作出状态合并图，其最大相容行类为 (1，2)、(3， 据此可作出状态合并图， (1，2)、(3， 5)、(3，6)、(7)。 4，5)、(3，6)、(7)。
同步时序逻辑电路和异步时序逻辑电路
同步时序逻辑电路和异步时序逻辑电路1. 引言说到电路，大家可能会觉得有点儿高深莫测，其实它们就像生活中的各种小插曲，错综复杂但又充满趣味。
今天我们来聊聊两种电路：同步时序逻辑电路和异步时序逻辑电路。
听起来很正式吧？其实就像两位老朋友，各有各的个性，给我们的生活带来不同的滋味。
2. 同步时序逻辑电路2.1 什么是同步电路先说说同步时序逻辑电路。
想象一下，大家一起跳舞，必须跟着节拍来对吧？这就是同步电路的工作原理。
它们依靠一个时钟信号来统一行动，一切都得在这个时钟的节奏下进行。
你想想，如果没有这个节拍，大家就会乱成一团，完全没法协调。
2.2 优点与缺点同步电路的优点可多了。
首先，它们容易设计，因为所有的动作都得听从同一个“老大”——时钟。
这样一来，故障也比较容易定位，就像在大合唱里找出跑调的那个人，轻而易举！但是，当然了，凡事都有两面。
它们在速度上可能会受到限制，因为要等时钟信号到位才能开始下一步，仿佛总得等着老大下命令。
3. 异步时序逻辑电路3.1 什么是异步电路接下来，我们来聊聊异步时序逻辑电路。
这家伙就有点儿“放飞自我”的意思。
想象一下，大家随意地跳舞，没有固定的节拍，各自随心所欲，热火朝天。
这种电路不需要时钟信号，各个部分可以独立工作，就像一场即兴表演，想跳就跳，想停就停。
3.2 优点与缺点异步电路的优点就是速度快，反应灵敏。
因为没有时钟的限制，它们可以在需要的时候马上响应，特别适合处理突发事件，像是过马路时的红绿灯，红灯一亮就得停下，绿灯一闪立马走。
可是，快可不代表好，有时候这就像在一场没有指挥的音乐会上，大家都想表现，结果弄得一团糟，容易出现竞争和冲突。
4. 比较与应用4.1 各自的应用领域那么，这两种电路究竟哪种更好呢？这就要看情况了。
同步电路一般用于那些需要稳定和可靠性的地方，比如计算机和大型系统。
而异步电路则适合需要快速反应的地方，比如一些高频交易系统或者一些需要低延迟的通信设备。
第6章 异步时序逻辑电路
（2）求各触发器的次态方程。
Q0 Q1 Q2
n 1
（3）作状态转换表。
次态 Q2n+1Q1n+1Q0n+1 时钟脉冲 CP1 CP0,2
Q2 Q0 Q1 Q 2Q1Q0
n 1
现态 Q2Q1Q0
n 1
CP Q0 1
（4）作状态转换图
Q1Q0
000 001 010 011 100 010
x 1 1 1 1 1 1 1 1
现态 y3y2y1 000 001 010 011 100 101 110 111
激励函数 C3 T3 C2 T2 C1 T1 0 0 0 1 0 0 0 1 d d d 1 d d d 1 0 1 0 1 0 1 0 1 d 1 d 1 d 1 d 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
n
（x由1→0时此式有效） （xQ1由1→0时此式有效）
n 1
（3）作时序图
CP2
Q2 Z
（4）作状态转换表。
现态 Q2Q1 次态 Q2n+1Q1n+1 输入 x
00 01 11
0 1 0
1 1 0
（5）作状态转换图
Q1Q0 /Z
三进制计数器 计数达到3时， Z输出“1”。
00
/1
01 /1
/0
R1 x3 x2 y2
S 2 x2 y 2 y1
输入 x1x2x3
100 100 100 100 010 010 010 010 001 001 001 001
S1 x1
现态 y2 y1
00 01 10 11 00 01 10 11 00 01 10 11
异步时序逻辑电路的分析知识
Q n1 n1
1
0
00 0
001
0
0
1
00 1
011
0
1
0
01 0
001
0
1
1
01 1
111
1
0
0
10 0
100
0
0
0
10 1
100
0
0
1
11 0
100
0
1
0
11 1
100
0
1
1
状态图
Q2n
Q1n Q0n
cp cp cp Q Q n1 2
Q n1
1
n1 0
2
1
0
000 0 0 1 0 0 1
001 0 1 1 0 1 0
010 0 0 1 0 1 1
011 1 1 1 1 0 0
100 1 0 0 0 0 0
101 1 0 0 0 0 1
110 1 0 0 0 1 0
111 1 0 0 0 1 1
Q2Q1Q0
000
001
101
100
4、拟定逻辑功能
011
电路是一种异步五进制加计数电路。
010
110
111
Q 2
CLK
Q Q Q Q CLK (Q Q Q )CLK
01
2
01
2
状态方程
Q n+1 Q ncp Q n cp
0
0
0
0
0
Q n+1 Q ncp Q n cp
1
1
1
1
1
Q n+1 Q ncp Q n cp
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（2）状态真值表
现态 y2 0 y1 0 J2 激励函数 K2 J1 K1 时钟 cp2 cp1 次态 y2n+1 y1n+1
0
1 1
1
0 1
Z xy2 y1 J1 K1 1
J 2 K2 1
CP 1 x
CP2 y1
（3）状态表、状态转换图
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
第 六
章
异 步 时 序 逻 辑 电 路
6.1 异步时序逻辑电路的特点和分类
6.1.1 特点
1、电路不存在统一的时钟脉冲； 2、电路状态的改变，直接依赖于输入信号的变化； 6.1.2 分类 1、根据输入信号的形式
（1）脉冲型 （2）电平型
2、根据输出信号的依从关系
（1）Mealy型 （2）Moore型
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
作业3.15
CP A Q1 Q2
6.2 电 平 异 步 时 序 逻 辑 电 路
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
事实上，对上述特点可进一步理解如下：
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
n J 3 Q 3 Q2 , K3 1 n
n
Q1
n 1
Q1
n
n
n n
CP 1 cp
Q 3 Q1
n
n 1 n 2
n
n
CP 1 cp
n CP Q 2 1
n
Q2 n 1 Q 2
Q3
n 1
（2）状态真值表
Q3
0 0
Q Q Q3
CP3 cp
cp3
↓ ↓
Q2
0 0
Q1
0 1
Q3n+1 Q2n+1 Q1n+1
cp2
cp1
↓ ↓
0
0 1
1
1 0
0
1 0
↓
↓ ↓
6.2 （脉冲）异步时序逻辑电路
6.2.1 脉冲异步时序逻辑电路的结构模型
引起触发器状态变化的脉冲信号是由输入端直接提供的。
脉冲信号的约束条件：
（1）输入脉冲的宽度必须保证触发器可靠翻转; （2）输入脉冲的间隔必须保证前一个脉冲引起的电路响 应完全结束后，后一个脉冲才能到来; （3）不允许两个或两个以上输入端同时出现脉冲。 客观上，两个或两个以上脉冲不可能准确地“同时”！
激励函数
输出
Z
0 0 0 0 0 0 0 1
根据激励函数和输出函数真值表，并考虑到 x为 0时 (无脉 冲输入, 电路状态不变) ，可令各触发器时钟端为0，输入端 T随意。可得到简化后的激励函数和输出函数表达式如下： C2 = xy1y0 ； T2 = 1
C1 = xy0
C0 = x Z = xy2y1y0
Z1，…，Zm：外部输出信号； Y1，…，Yr：激励状态；
y1，…，yr：二次状态；
Δt1，…，Δtr：反馈回路中 的时间延迟。
⒉ 组成
电平异步时序逻辑电路可由逻辑门加反 馈组成。
例如：用“或非”门构成的R-S触发 器。
⒊逻辑方程 电路可用以下逻辑方程组描述： Zi = fi(x1,…,xn,y1,…,yr) i=1,…,m Yj = gj(x1,…,xn,y1,…,yr) j=1,…,r yj(t+△tj) = Yj(t)
Q3Q2Q1，cp3=cp2=cp1=cp
J1 K1 1
J 2 K 2 Q1 n n J 3 K 3 Q 2 Q1
n n n
n
J n K n Q n 1 Q n 2
Q1
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
例6.1 分析下图所示脉冲异步时序逻辑电路，指出该电 路功能。 解:该电路由两个J-K 触发器和一个与门组成， 有一个输入端x和一个输 & 出端Z，输出是输入和状 态的函数，属于Mealy型 脉冲异步时序电路。 ⑴ 写出方程
Z xy2 y1 J1 K1 1 CP 1 x J 2 K2 1 CP2 y1
● 脉冲信号只不过是电平信号的一种特殊形式。 ● 电路中的触发器，不管是哪种类型，都是由逻辑门加 反馈回路构成的。 将上述两个特点一般化，便可得到时序逻辑电路中更具 一般性的另一类电路——电平异步时序逻辑电路。
一、 电平异步时序逻辑电路的结构特点 ⒈ 结构框图
图中： x1，…， xn：外部输入信号；
Q
1K CI 1J
1K CI 1J
1K CI 1J
EWB仿真实验（6-5）
思考题：用D触发器设 计三位二进制异步加 法计数器。
cp
1
同步二进制计数器（三位二进制）
（1）加法
000 001 010 011 100 101 110 111
Q3Q2Q1，cp3=cp2=cp1=cp
J1 K1 1
⑵确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为 0 ，输入端 T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲 出现)，T端为1。 根据状态表，可得到x为1时激励函数和输出函数真值表：
输入脉冲 现 态
x
1 1 1 1 1 1 1 1
y2 y1 y0
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
⒉步骤 设计过程与同步时序电路相同，具体如下：
① 形成原始状态图
② 状态化简 ⑤ 画逻辑电路图
③ 状态编码 ④ 确定激励函数 和输出函数
二、举例 例1 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
⒌ 输入信号的约束 (1)不允许两个或两个以上输入信号同时发生变化。
例如，
01 ∨ 00 10 ∨ 11 ×（不允许）
(2)输入信号变化引起的电路响应必须完全结束后,才允 许输入信号再次变化。换句话说，必须使电路进入稳定状态 后，才允许输入信号发生变化。
； T1 = 1
； T0 = 1
⑶画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定要求的 逻辑电路如下图所示。
例2 设计一个异步三位二进制加法计算器。
解：设Q3Q2Q1
000 001 010 011 100 101 110 111
由计数规律说明电路的组成 Q1：每来一个时钟脉冲状态翻转一次。 J1=K1=1，cp1=cp Q2：当Q1由10时， Q2的状态翻转一次。
1
0 1
↑
↓ ↑
↑
↓ ↑
↓
↓ ↓
1
1 1
0
1 1
1
0 1
0
1 0
0
1 0
0
1 0
↓
↑ ↓
↓
↑ ↓
↓
↓ ↓
（3）状态转换图
000
001
010
011
111
110
101
100
（4）功能描述（文字描述、波形图） 异步六进制递增计数器，且具有自启动能力。 EWB仿真实验（6-3）
6.1.3 脉冲异步时序逻辑电路的设计
y2n+1y1n+1/Z x=10 0 1/0 1 0/0 1 1/0 0 0/0
0/0
00
1/1
1/0
01
1
（4）功能描述（文字描述、波形图）
x y2 y1 Z
该电路是一个模4加1计数器， 当收到第四个输入脉冲时，电路产生一个进位输出脉冲。
EWB仿真实验（6-1）
例6.2 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
↓
↓ ↓
1
1 1
0
1 1
1
0 1
↓
↓ ↓
↓
↓ ↓
（3）状态转换图
000
001
010
101
111
100
011
110
（4）功能描述（文字描述、波形图）
cp Q3 Q2 Q1
异步五进制递增计数器，且具有自启动能力。 EWB仿真实验（6-2）
例6.3 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
由计数规律说明电路的组成 Q1：每来一个时钟脉冲状态翻转一次。 J1=K1=1，cp1=cp Q2：当Q1由01时， Q2的状态翻转一次。 J2=K2=1，cp2= Q1 Q3：当Q2由01时， Q3的状态翻转一次。 J3=K3=1，cp3= Q2
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)