第六章异步时序电路分析(2013)
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是一种基于信号的到达时间和时序性的电路设计方法。
与同步时序逻辑电路不同，异步时序逻辑电路中的数据传输和处理不依赖于时钟信号，而是根据输入信号的到达顺序和时序关系来进行操作。
本文将详细介绍异步时序逻辑电路的分析与设计。
异步时序逻辑电路的分析主要包括信号流图的建立和状态表的推导。
首先，通过对输入信号的时序关系进行分析和理解，可以根据具体应用需求建立信号流图。
信号流图是一种图形化表示方式，其中包含了电路中信号的流动方式以及各个元件的逻辑功能。
在建立信号流图时，需要注意信号的输入和输出时间以及逻辑功能的实现方式，这是实现异步时序逻辑电路的关键。
在信号流图的基础上，可以根据信号的到达先后顺序推导状态表。
状态表是对电路中每个元件当前状态和下一状态的描述。
通过观察信号流图，可以确定每个元件在不同状态下的输出值，并利用这些信息进行状态表的推导。
在状态表中，可以列出元件的当前状态和下一状态的取值，并根据逻辑功能的要求来确定元件的控制信号。
异步时序逻辑电路的设计主要涉及到逻辑电路元件的选择和电路的优化。
在异步时序逻辑电路中，常用的逻辑电路元件包括触发器、门电路和编码器等。
根据实际需求，可以选择不同类型的逻辑电路元件来实现电路的逻辑功能。
在设计时，需要注意减少电路的延迟和功耗，提高电路的性能和可靠性。
可以通过选择低延迟的元件、合理布局电路和优化信号传输路径等方式来减小电路的延迟。
另外，可以采用时序检测和冗余检测等方法来增加电路的可靠性。
除了分析和设计，测试和验证是异步时序逻辑电路设计中的重要环节。
可以利用仿真软件对电路进行测试和验证，以确保电路的正确性和性能。
通过仿真可以观察电路的输入输出关系，检测是否存在冲突或错误，并进行合理的调整和优化。
总结起来，异步时序逻辑电路的分析与设计涉及到信号流图的建立、状态表的推导、元件的选择和电路的优化等方面。
通过合理的分析和设计，可以实现复杂的时序逻辑功能，并提高电路的性能和可靠性。
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是指电路中的各个逻辑门的输出不仅仅取决于当前的输入，还取决于先前的输入和输出状态。
与同步时序逻辑电路相比，异步时序逻辑电路具有更高的灵活性和可扩展性。
在本文中，将详细介绍异步时序逻辑电路的分析与设计方法。
首先，异步时序逻辑电路的分析是指通过对电路中各个逻辑门的输入和输出状态进行推导和分析，以获取电路所实现的具体功能和工作原理。
异步时序逻辑电路通常采用状态图或状态转换表来描述其运行过程。
状态图是一个有向图，其中每个节点表示一个状态，而边表示状态之间的转换。
状态转换表则是一种矩阵形式的表示方法，其中行表示当前状态，列表示输入，表格中的元素表示输出和下一个状态的关系。
在进行异步时序逻辑电路的设计之前，通常需要明确电路所要实现的功能和要求。
在设计过程中，需要通过一系列的步骤来完成。
第一步是确定输入和输出信号的数量和类型。
输入信号是电路用来接收外部输入的信号，而输出信号是电路的输出结果。
在这一步骤中，需要明确输入和输出信号所能取的值范围以及其对应的功能。
第二步是确定状态的数量和类型。
在异步时序逻辑电路中，状态是指电路在不同时间点的输出和输入的组合。
状态的数量和类型决定了电路的复杂程度和所能实现的功能。
第三步是绘制状态图或状态转换表。
通过绘制状态图或状态转换表，可以清晰地描述电路的工作原理和功能。
其中，状态图可以直观地表示状态之间的转换关系，而状态转换表则更加直观地表示输入输出和状态的关系。
第四步是推导逻辑表达式。
通过推导逻辑表达式，可以将电路的功能转化为逻辑门的连接方式。
在这一步骤中，可以通过布尔代数和卡诺图等方法来简化逻辑表达式，以减少电路的复杂性和成本。
第五步是选取逻辑门类型。
逻辑门是构成异步时序逻辑电路的基本元件，它决定了电路的工作速度和功耗。
在选择逻辑门类型时，需要考虑到电路的功能和性能要求，以及逻辑门的延迟时间和功耗等特性。
第六步是进行逻辑门的连接和布线。
6.2异步时序逻辑电路的分析
(2) 将驱动方程代入相应 触发器的特性方程，求出
各触发器的状态方程：
(3) 列状态表、画状态图 和时序图：
例6.2.5 分析图6.2.12所示异步时序逻辑电路
（QQAnD+负发 这1 =跳器十由Q时从个分A此Q0状0析B式态0Q可0有C是～见效每1，0）来0触1一
QBn个 一+1 C个=P异递QB步加十1，进所制以加是法
解：(1)各触发器的
触发脉冲方程：
CPD = CP
CPA = CPC = QD CPB = QC
驱动方程:
JD = KD = 1 JC = QA , KC = 1 JB = KB = 1 JA = QBQC , K A = 1
QAn+1 = QAQBQC（QD负跳时此式有效） QBn+1 = QB （QC负跳时此式有效） QCn+1 = QAQC （QD负跳时此式有效） QDn+1 = QD （CP负跳时此式有效）
例6.2.5 分析图6.2.12所示异步时序逻辑电路
CPD = CP
CPA = CPC = QD
CPB = QC
驱动方程:
解：(1) 写出各触发器的触发脉冲方程 和驱动方程：
JD = KD = 1
JC = QA , KC = 1 JB = KB = 1 JA = QBQC , K A = 1
例6.2.5 分析图6.2.12所示异步时序逻辑电路
状态图
QAQBQCQD
1111 1110
1010 1011
1100 1101
0000 0001 0010 0011 0100
10 0 0 0 0
1001 1000 0111 0110 0101
异步时序逻辑电路的分析
异步时序逻辑电路的分析异步时序逻辑电路由状态元件和组合逻辑电路构成。
状态元件可以是触发器、锁存器或计数器等，用于存储和更新系统的状态信息。
组合逻辑电路用于根据输入信号和状态元件的当前状态生成输出信号。
异步时序逻辑电路使用特殊的电路元件来处理时序问题，如时序器、分频器、状态机等。
分析是指确定异步时序逻辑电路所需的状态元件和组合逻辑电路，以及它们之间的关系。
在分析过程中，需要识别系统的输入和输出信号，并建立它们之间的关联关系。
通过对系统的输入进行序列和输入/输出的波形分析，可以确定输入和输出之间的时序关系。
合成是指根据分析结果生成实际的电路布局和连接。
在合成过程中，需要选择合适的电路元件，并确定它们之间的连接方式和时序关系。
合成过程可以使用电路设计软件来自动生成电路图和布局。
1.确定系统的输入和输出信号。
根据实际需求和系统功能，确定输入和输出信号的类型和名称。
输入信号通常是一些外部事件或控制信号，输出信号则是系统的响应。
2.建立输入和输出信号之间的关联关系。
根据系统的逻辑功能和时序要求，确定输入和输出信号之间的时序关系。
可以使用状态转换图、状态转移表或状态图等形式来描述这种关系。
3.确定状态元件的类型和数量。
根据系统的状态信息和时序性能要求，选择合适的状态元件。
触发器是最常用的状态元件，可用于存储系统的状态信息。
根据状态元件的类型和数量，可以确定系统的状态变量。
4.建立状态元件和组合逻辑电路之间的关系。
根据系统的逻辑功能和时序要求，确定状态元件和组合逻辑电路之间的逻辑关系。
组合逻辑电路用于根据输入信号和当前状态元件的状态生成输出信号。
5.分析输入/输出时序波形。
通过仿真或实验，分析输入/输出时序波形以验证系统的正确性。
根据时序波形图，可以确定信号的传输延迟和时序约束等重要参数。
6.优化电路设计。
根据分析结果，对电路进行优化。
常见的优化技术包括布局优化、电路复用和逻辑优化等。
优化的目标是减少电路的延迟、功耗和面积，提高系统的性能和可靠性。
NO6异步时序电路
第六章 异步时序电路
分析步骤（4步）: (1) 根据电路写出输出方程和激励方程； (2) 作出状态流程表； (3) 作出时序图； (4) 说明电路的功能。
第25页
数字电路与数字逻辑
第六章 异步时序电路
例: 试分析下列电路. X1
X2
1
&
≥1
Z
& y τ Y
电路的激励方程和输出方程为: Z=Y= X1 X2 + X2y
•作状态转移真值表: Z=xQ2Q1 D1=Q2 CP1=x D2=Q2 CP2=xQ1 输入 x 1 1 1 1 现
Q2
注： CP为0表示无脉冲 CP为1表示有脉冲
态
Q1
激励函数 次 态 输出 CP2D2CP1D1 Q2(n+1) Q1(n+1) Z 0 1 0 1 1 1 0 0 1 1 1 1 1 1 0 0
R 0 0 1 1 S 0 1 0 1
Q(n+1) Q(n) 1 0 d
注意转移真值表中
x1,x2 取值的意义和
组合情况。 次 态 输出 Z 0 1 0 0
第10页
现
Q
态 0 1 0 1
激励函数 R S 0 0 0 1 1 0 0 0
Q(n+1)
1 1 0 0
数字电路与数字逻辑
第六章 异步时序电路
• 作状态表和状态图
根据转移真值表可作出下列状态表和状态图
现 态 次 态/输出(Q(n+1)/Z) Q x1 x2
0 1
1/0 1/1
x1/0
0/0 0/0
x1/1
x2/0
0
x2/0
1
第11页
数字电路与数字逻辑
异步时序逻辑电路分析
7．2．2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。
在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。
这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。
这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。
分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。
①写方程式：时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。
~ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。
输出方程：驱动方程：状态方程：②列状态转换真值表：状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。
设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出`时钟脉冲Y CP2CP1$CP00000010》0010100《0100110?0111000\ 1000001…表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时＝001。
表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。
其余依此类推。
③逻辑功能说明：由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y 输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。
④状态转换图和时序图。
根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。
！。
第6章 时序逻辑电路-习题答案
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
第6章 时序逻辑电路
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
001
次 态 Q3(n+1) Q2(n+1) Q1(n+1) 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0
输出 Z 1 0 0 0 0 0 0 0
•画出时间图和说明电路功能 由状态图可知：该电路是一个八进制减1计数器， 输出是借位信号。 1
x
2
3
4
n 2 n 1 n 0 n 0 n 1 n 2 n 0
n1 Q2
n CP2 Q2
n CP2 Q2
n n n Q0 Q1 Q2
（3）根据得到的触发器次态方程，作状态转移关系表，由状态转 移关系表作出状态图。
n Q2 n n Q1 Q0 n1 n1 n1 Q2 Q1 Q0
0 0 0 0 1 1 1 1
1 1 0 0
1 1 1 1
1 1 0 0
0 1 1 0
1/0 1/0 0/0 0/1
• 作状态表和状态图:
根据转移真值表可作出状态图.
0/0 00 1/0 1/1 1/0 0/0 10 11 01
0/0
1/0
0/0
该电路是一个三进制计数器.
例2：试分析下图所示的脉冲型异步时序逻辑电路。
Q1
X
J0 CP0 K0
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 0 0 1 0
0 1 1 0 0 1 1 0
1 0 1 0 0 0 0 0
0 4 3 2 1
7
5
6
对Q2： J2=1 K2=1 n n 触发器的时钟既来自前级的 Q ，也来自在 控制下的CP。 Q2 1
n n n n n CP2 CP Q Q CP Q Q Q 1 1 2 0 1 2
（2）从触发器Q0到Q2依次写出次态方程：
J 0 Q2n
K0=J1=K1=J2=K2＝1
CP才为逻辑1。
将3个触发器的激励函数代入触发器的次态方程，
得 Q1(n+1)=(J1Q1+K1Q1)CP＝Q1 x
Q2(n+1)=(J2Q2+K2Q2)CP＝Q2 Q1Q1n+1
Q3(n+1)=(J3Q3+K3Q3)CP＝Q3 Q2Q2n+1
• 作状态表和状态图 高位触发器次态不仅与触发器的现态有关， 而且与触发器的次态有关。在填写状态时，通常
n1 n1 Q1 Q0
0 1 0 0
1 0 0 0
（3）作状态表和状态图
1
Q1Q0 00 01 11 10
n1 Q1n1Q0
/Z
00/0
01/0
X=0 00/0 01/0 11/0 10/0
X=1 01/0 10/0 00/1 00/1
1
1
1
11/1
10/1
4）功能描述 由上述分析可知，MOD3异步二进制计数器。
分析步骤如下： (1) 写出电路的输出函数和激励函数表达式。
(2)列出电路的状态转移真值表或写出次态方程组。
(3) 作状态表和状态图。 (4) 画出时间图和用文字描述电路的逻辑功能。
从分析步骤来看，异步时序电路的分析与
同步时序电路分析相同，但是每一步实施时又有
所不同。下面通过例子介绍脉冲异步时序电路的
Q0
& &
J1 CP1 K1 &
Z
解：（1）求输出函数和控制函数： Z＝Q1 J0＝ Q1 K0＝1 J1＝1 K1＝1 CP0＝X CP1＝ XQ1 XQ0 X (Q1 Q0 )
（2）求次态方程组： 脉冲型异步时序逻辑电路的JK触发器的特征方程为：
Qi n1 ( J i Qi n Ki Qi n )CPi
5
6
7
8
Q1
Q2 Q3 Z
例：分析下图所示的脉冲型异步时序逻辑电路。
CP “1”
J0 CP0 K0
Q0
J1
CP1 K1
Q1
&
&
J2
Q2
Q2
CP2 K2
解：（1）求输出函数和控制函数： 对Q0： J 0 Q2n
K0＝1 触发器的时钟就是外部时钟，所以CP0=CP=1 对Q1： J1=1 K1=1 n n Q0 触发器的时钟来自前级触发器的输出，所以 CP1 CP0 Q0
•电路中没有统一的时钟；
•电路状态的改变由外部输入的变化直接引起。
根据外部输入是脉冲信号还是电平信号， 可将异步时序逻辑电路分为脉冲异步时序电路 和电平异步时序电路。 x1 Z1 x1 Z1 组合 组合 xn Zm xn Zm 逻辑 逻辑 yr y1 Y1 Yr yr y1 Y1 Yr 存储电路 存储电路 Δ t1 触发器 延迟元件
例：分析下图所示的脉冲异步时序电路 z & Q3 Q2 Q1
K3 C J3 “ 1” CP3
K2 C J2 CP2
K1 C J1
x(CP1)
解：
•写出输出函数和激励函数表达式 Z＝ Q1 Q2 Q3 x
J1=K1=1,
J2=K2=1, J3=K3=1,
CP1=x
CP2= Q1 CP3= Q2
注意各触发器的跳变时刻
分析方法。
例1：分析下图所示的脉冲异步时序逻辑电路 z & y2 CP2 D2 y1 CP x2 1 D1
&
x
解：
•写出输出函数和激励函数表达式 Z=xy2y1 D2=y2 CP2=xy1 D1=y2 CP1=x
•作状态转移真值表:
Z=xy2y1 D2=y2
CP2=xy1
D1=y2
CP1=x
输入 x 1 1 1 1 现 态 激励函数 次 态/输出 y2 y1 CP2D2CP1D1 y2(n+1) y1(n+1)/Z 0 0 1 1 0 1 0 1 0 1 0 1
第六章 异步时序逻辑电路
异步时序逻辑电路的特点及模型
1. 同步时序逻辑电路的特点 •各触发器的时钟端全部连接在一起，并接在系
统时钟端； •只有当时钟脉冲到来时，电路的状态才能改变; •改变后的状态将一直保持到下一个时钟脉冲 的到来，此时无论外部输入x有无变化； •状态表中的每个状态都是稳定的。
2. 异步时序逻辑电路的特点 • 电路中除可以使用带时钟的触发器外，还可以 使用不带时钟的触发器和延迟元件作为存储元 件；
要由低位向高位依次填写。
Q1(n+1)＝Q1 x
000 1/0 111 1/0 110 1/0 101 1/0 1/0 010 1/0 011 1/0 100
Q2(n+1)＝Q2 Q1Q1n+1 1/0 Q3(n+1)＝Q3 Q2Q2n+1
输入 x 1 1 1 1 1 1 1 1 现 态 Q3 Q2 Q1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
将Ji、Ki带入JK触发器的特征方程中，可求得：
n1 Q1 n1 Q0
n n (1 Q1 0 Q1 )CP 1 Q1 X (Q1 Q0 ) n n n (Q1 Q0 0 Q0 )CP0 Q1Q0 X
由次态方程组，可以求得状态转移真值表：
输 入 Q1 Q0 0 0 1 1 0 1 0 1 X 1 1 1 1 Z 0 0 1 1 输 出
CP0=CP=1
J－K触发器的次态方程为 Q(n+1)=(JQ+KQ)CP+QCP
n n CP1 CP0 Q0 Q0
n n n n n CP2 CP Q Q CP Q Q Q 1 1 2 0 1 2
Q Q
n1 0 n1 1
CP0 (Q Q 0 Q ) Q Q n n n n CP 1 Q CP 1 Q Q 1 Q0 Q 1 Q0
• 写出电路的状态方程
J－K触发器的次态方程为 Q(n+1)=(JQ+KQ)CP
该式表明当 CP 为逻辑 1 时，触发器的状态才能
Z＝ Q1 Q2 Q3 x J1=K1=1, J2=K2=1, J3=K3=1, CP1=x CP2= Q1Q1n+1 CP3= Q2 Q2n+1
发生变化，而只有当时
钟出现有效跳变时，
触发器 延迟元件
Δ tr
7.1 脉冲异步时序逻辑电路的分析
对输入脉冲信号的两点限制： • 在两个或两个以上的输入线上不允许同时出现 脉冲信号； • 第二个输入脉冲的到达，必须在第一个输入脉 冲所引起的整个电路响应结束之后。 分析方法基本上与同步Байду номын сангаас序逻辑电路相似， 只是要注意触发器时钟端的输入情况。在同步时 序电路中，时钟端的输入仅为“ 时间”。