集成电路原理第四章习题解答
电子电路基础习题册参考答案-第四章..
电子电路基础习题册参考答案-第四章..第四章集成运算放大器的应用§4-1 集成运放的主要参数和工作点1、理想集成运放的开环差模电压放大倍数为Aud=∞，共模抑制比为K CMR= ∞，开环差模输入电阻为ri= ∞，差模输出电阻为r0=0 ，频带宽度为Fbw=∞。
2、集成运放根据用途不同，可分为通用型、高输入阻抗型、高精度型和低功耗型等。
3、集成运放的应用主要分为线性区和非线性区在分析电路工作原理时，都可以当作理想运放对待。
4、集成运放在线性应用时工作在负反馈状态，这时输出电压与差模输入电压满足关系；在非线性应用时工作在开环或正反馈状态，这时输出电压只有两种情况；+U0m 或-U0m 。
5、理想集成运放工作在线性区的两个特点：（1）up=uN ，净输入电压为零这一特性成为虚短，（2）ip=iN，净输入电流为零这一特性称为虚断。
6、在图4-1-1理想运放中，设Ui=25v,R=1.5KΩ，U0=-0.67V,则流过二极管的电流为10 mA ，二极管正向压降为0.67 v。
7、在图4-1-2所示电路中，集成运放是理想的，稳压管的稳压值为7.5V，Rf=2R1则U0=-15 V。
二、判断题1、反相输入比例运算放大器是电压串联负反馈。
（×）2、同相输入比例运算放大器是电压并联正反馈。
（×）3、同相输入比例运算放大器的闭环电压放大倍数一定大于或等于1。
（√）4、电压比较器“虚断”的概念不再成立，“虚短”的概念依然成立。
（√）5、理想集成运放线性应用时，其输入端存在着“虚断”和“虚短”的特点。
（√）6、反相输入比例运算器中，当Rf=R1，它就成了跟随器。
（×）7、同相输入比例运算器中，当Rf=∞，R1=0，它就成了跟随器。
（×）三、选择题1、反比例运算电路的反馈类型是（B ）。
A.电压串联负反馈B.电压并联负反馈C.电流串联负反馈2、通向比例运算电路的反馈类型是（A ）。
电子电路第四章习题及参考答案
习题四4-1 电路如题图4-1所示，i (t )=10mA 、R =10k Ω、L =1mH 。
开关接在a 端为时已久，在t =0时开关由a 端投向b 端，求t ≥0时，u (t )、i R (t )和i L (t )，并绘出波形图。
解：本题是求零输入响应，即在开关处于a 时，主要是电感储能，当开关投向b 后，讨论由电感的储能所引起的响应。
所以对图(a)t ≥0时的电路可列出00≥=+t Ri dtdiL L L及 i L (0)=i (t )=10(mA ) 其解为：0)(1010)(710≥==--t mA e et i t tL τS R L 73310101010--=⨯==τ 则 0)(10010101010))(0()1)(0()(77101033≥-=⨯⨯⨯-=-=-==-----t V e e e LR Li e Li dt di L t u t ttL t L L L τττ 而 0)(10)()(710≥-=-=-t mA e t i t i t L R其波形图见图(b)、图(c)所示。
4-2 电路如题图4-2所示，开关接在a 端为时已久，在t =0时开关投向b 端，求3Ω电阻中的电流。
解：因为 )(623)0(V u c =⨯= （注意：当稳态以后电容为开路，所以流过1Ω和电容串联支路的电流为零，因此电容两端的电压就是并联支路2Ω支路两端的电压）当开关投向b 时电流的初始值为)(236)0()0(A R u i c ===S RC i 3130)(=⨯===∞τ，故根据三要素法得： 0)(2)(31≥=-t A e t i t4-3 电路如题图4-3所示，开关在t <0时一直打开，在t =0时突然闭合。
求u (t )的零输入响应和零状态响应。
解：因为u (t )=u c (t )，所以求出u c (t )即可。
方法一：直接用三要素法：（注意，开关闭合以后，时间常数由两个电阻并联后，再与电容构成RC 电路）L (t ) i (t L(a)10(b) (c) 题图4-1 习题4-1电路及波形图(t )题图4-2 习题4-2电路S C R 23)1//2(0=⨯==τ)(32)2//1(1)()(221)0(V u V u c c =⨯=∞=⨯= 所以)1(322)322(32))()0(()()(5.05.05.0≥-+=-+=∞-+∞=----t ee e eu u u t u tt t tc c c c 零状态响应零输入响应τ方法二：分别求出零输入响应和零状态响应（可以直接解微分方程，也可以直接利用结论）零输入响应：02)(215.05.00'≥=⨯==---t e V e eU u tt tc τ零状态响应：0))(1(32)1(11212)1(5.05.0"≥-=-⨯+⨯=-=---t V e e eRI u t t ts cτ4-4 电路如题图4-4所示，已知 ⎩⎨⎧≥<=010)(t t t u s 且u c (0)=5V 。
半导体集成电路习题及答案
第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2所示。
提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----= 然后利用公式： ba ab WL Tr c -∙=/ln 1ρ ，212∙∙=--BL C E BL S C W L R r ba ab WLTr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下： 答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ；⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。
（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
(完整word版)第4章集成运算放大电路课后习题及答案.doc
第 4 章集成运算放大电路一填空题1、集成运放内部电路通常包括四个基本组成部分, 即、、和。
2、为提高输入电阻，减小零点漂移，通用集成运放的输入级大多采用_________________ 电路；为了减小输出电阻，输出级大多采用_________________ 电路。
3、在差分放大电路发射极接入长尾电阻或恒流三极管后，它的差模放大倍数A ud将，而共模放大倍数A uc将，共模抑制比K CMR将。
4、差动放大电路的两个输入端的输入电压分别为U i1 8mV 和 U i2 10 mV ，则差模输入电压为，共模输入电压为。
5、差分放大电路中，常常利用有源负载代替发射极电阻R e，从而可以提高差分放大电路的。
6、工作在线性区的理想运放，两个输入端的输入电流均为零，称为虚______；两个输入端的电位相等称为虚_________；若集成运放在反相输入情况下，同相端接地，反相端又称虚___________ ；即使理想运放器在非线性工作区，虚_____ 结论也是成立的。
7、共模抑制比 K CMR等于 _________________之比，电路的 K CMR越大，表明电路 __________ 越强。
答案： 1、输入级、中间级、输出级、偏置电路；2、差分放大电路、互补对称电路；3、不变、减小、增大； 4、-18mV, 1mV；5、共模抑制比； 6、断、短、地、断；7、差模电压放大倍数与共模电压放大倍数, 抑制温漂的能力。
二选择题1、集成运放电路采用直接耦合方式是因为_______。
A ．可获得很大的放大倍数B . 可使温漂小 C. 集成工艺难以制造大容量电容2、为增大电压放大倍数，集成运放中间级多采用_______。
A . 共射放大电路 B. 共集放大电路 C. 共基放大电路3、输入失调电压 U IO是 _______。
A . 两个输入端电压之差 B. 输入端都为零时的输出电压C. 输出端为零时输入端的等效补偿电压。
集成电路原理第四章ppt课件
4.1 MOS器件的基本电学特性
4.1.1 MOSFET的结构与工作原理
MOSFET——Metal-Oxide-Semiconductor
Field Effected Transistor
增强型〔常关闭型）
金属PM氧OS 化物半导体场效应晶体管
耗尽型〔常开启型）
MOSFET
iDSCOXLWvGSVthvDSvD 2S2
3.4
51
085 L
801
0030.43922220.62(m 5 )A
4.1.4 MOSFET小信号参数 （1〕跨导gm
——表示交流小信号时vGS对ids的控制能力〔vDS恒定）
饱和区：
gm
iDS vGS
vDSc onst
C OX LW vG SV th 1vDS
足电路设计的要求，此工序称为“调沟”。即向沟道区进行离
子注入〔Ion Implantation）,以改变沟道区表面附近载流子浓
度，与此相关的项用
Qi C OX
表示。一般调沟用浅注入，注入能量
在60 80KeV左右；若异型注入剂量、能量较大，则可注入到
体内，形成埋沟MOS〔Buried-Channel MOS）。
例4-2 知：n+ Poly-Si栅NMOS晶体管宽长比W/L=100 m/10 m， 漏、栅、源、衬底电位分别为5V，3V，0V，0V。
n=580cm2/V s，其他参数与例4-1相同。 求：① 漏电流iDS。
② 若漏栅源衬底电位分别为2V，3V，0V，0V，则IDS=？
解：① 由已知得： vGS=3V，vDS=5V，vBS=0V 而由例4-1得Vth=0.439V vDS=5V(vGS-Vth)=3-0.439=2.561(V) 器件工作在饱和区，那么：
3篇4章习题解答浙大版集成电路课后答案
第四章 功率变换电路题 一双电源互补对称电路如图题所示，设已知V CC =12V ，R L =16Ω，v I 为正弦波。
求：(1)在三极管的饱和压降V CES 可以忽略不计的条件下，负载上可能得到的最大输出功率Pom=?；(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压｜V (BR)CEO ｜应大于多少? 图题解：(1) 负载上可能得到的最大输出电压幅度V om =12V (W 5.416212222=⨯==L om om R V P ) (2) (W)9.02.0(max)==om CM p P ∴CM P ≥(3) CEO BR V )(≥24V题 在图题所示的OTL 功放电路中，设R L =8Ω，管子的饱和压降｜ＶCES ｜可以忽略不计。
若要求最大不失真输出功率(不考虑交越失真)为9W ，则电源电压V CC 至少应为多大?(已知v i 为正弦电压。
)图题解：W 982)21(2)21(22(max)=⨯==CC L CC om V R V P V CC =24(V)∴电源电压V CC 至少24V题 OTL 放大电路如图题所示，设T 1、T 2特性完全对称，v i 为正弦电压，V CC =10V ，R L =16Ω。
试回答下列问题：(1)静态时，电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求?(2)动态时，若输出电压波形出现交越失真，应调整哪个电阻?如何调整?(3)若R 1=R 3=Ω，T 1、T 2管的β=50,｜V BE ｜=,Pcm=200mW,假设D 1、D 2、R 2中任意一个开路，将会产生什么后果?图题解：(1) 静态时，电容C 2两端的电压应为5V 。
调整R 1、R 3，可调整上、下两部分电路的对称性，从而使C 2两端电压为5V 。
(2) 若出现交越失真，应调大R 2，使b １b 2间电压增大，提供较大的静态电流。
(3) 若D 1、D 2、R 2中任意一个开路，则(mA)58.322121=-==R V V I I BE CCB B I C1=I C2=βI B1=179(mA)P C =I C1·V CE =I Ｃ１·5V=895(mW)＞Pcm,∴功率管会烧坏。
集成电路制造技术原理与工艺王蔚习题解答第4单元
复习题1.ULSI中对光刻技术的基本要求？答：一般来说，在ULSI中对光刻技术的基本要求包括五方面：①高分辨率。
随着集成电路集成度的不断提高，加工的线条越来越精细，要求光刻的图形具有高分辨率。
在集成电路工艺中，通常把线宽作为光刻水平的标志，一般也可以用加工图形线宽的能力来代表集成电路的工艺水平。
②高灵敏度的光刻胶。
光刻胶的灵敏度通常是指光刻胶的感光速度。
在集成电路工艺中为了提高产品的产量，希望曝光时间愈短愈好。
为了减小曝光所需的时间，需要使用高灵敏度的光刻胶。
光刻胶的灵敏度与光刻胶的成份以及光刻工艺条件都有关系，而且伴随着灵敏度的提高往往会使光刻胶的其它属性变差。
因此，在确保光刻胶各项属性均为优异的前提下，提高光刻胶的灵敏度已经成为了重要的研究课题。
③低缺陷。
在集成电路芯片的加工过程中，如果在器件上产生一个缺陷，即使缺陷的尺寸小于图形的线宽，也可能会使整个芯片失效。
通常芯片的制作过程需要经过几十步甚至上百步的工序，在整个工艺流程中一般需要经过10~20次左右的光刻，而每次光刻工艺中都有可能引入缺陷。
在光刻中引入缺陷所造成的影响比其他工艺更为严重。
由于缺陷直接关系到成品率，所以对缺陷的产生原因和对缺陷的控制就成为重要的研究课题。
④精密的套刻对准。
集成电路芯片的制造需要经过多次光刻，在各次曝光图形之间要相互套准。
ULSI中的图形线宽在1μm以下，因此对套刻的要求也就非常高。
一般器件结构允许的套刻精度为线宽的±10%左右。
这种要求单纯依靠高精度机械加工和人工手动操作已很难实现，通常要采用自动套刻对准技术。
⑤对大尺寸硅片的加工。
集成电路芯片的面积很小，即便对于ULSI的芯片尺寸也只有1~2cm2左右。
为了提高经济效益和硅片利用率，一般采用大尺寸的硅片，也就是在一个硅片上一次同时制作很多完全相同的芯片。
采用大尺寸的硅片带来了一系列的技术问题。
对于光刻而言，在大尺寸硅片上满足前述的要求难度更大。
而且环境温度的变化也会引起硅片的形变（膨胀或收缩），这对于光刻也是一个难题。
集成电路版图设计习题答案第四章电阻
第4章电阻【习题答案】1．请解释方块电阻及其使用方块电阻的意义。
答：电阻的阻值可以用方块电阻乘以方块数得到，其中方块电阻与工艺有关，可通过查工艺手册或设计手册得到。
长和宽相等的电阻包含一个方块，其电阻值为一个方块电阻；长是宽两倍的电阻包含两个方块，其电阻值为两个方块电阻。
方块电阻也称为薄层电阻。
对于相同的集成电路工艺，同一材料的方块电阻是相同的。
有了方块电阻的概念，我们就不必再考虑材料的厚度了，只需关心材料的长度和宽度就可以了。
由于版图设计是利用平面作图方法，因此只考虑长和宽对于电阻的版图设计是非常方便的。
2．集成电路中的电阻主要包括（有源电阻）和（无源电阻）。
3．集成电路中的无源电阻主要包括（多晶硅电阻）、（阱电阻）、（有源区电阻）和（金属电阻）。
4．集成电路中电阻的设计依据主要考虑（误差控制）和（电流密度）两方面。
5. 请解释集成电路中电阻的设计依据。
答：电阻的设计依据主要包括两个方面：误差控制和电流密度。
电阻的误差分析:由于制造工艺误差会导致电阻发生变化，而且总电阻应包括体区电阻、头区电阻和接触电阻。
由于芯片制造厂商能够很好地控制体电阻，而对于头区电阻和接触区电阻的控制却并不理想，因此我们希望，对于一个电阻，体电阻应该在总电阻中起到支配作用，即总电阻应远大于头区电阻和接触电阻。
如果一个电阻体材料的长度接近甚至小于头区材料长度和接触区长度，那么将很难控制该电阻的阻值。
关于电阻尺寸的经验法则为：体区材料的长度至少应为光刻和刻蚀工艺误差的100倍，宽度至少应该为光刻和刻蚀工艺的50倍。
如果需要进一步提高精度，那么长和宽还应该增加，因为线宽控制是不变的，长和宽的增加会提高精度。
电流密度也是电阻设计的一个重要依据。
在这里，电流密度指的是电阻中能够安全可靠通过的电流。
当电阻通过低于电流密度的电流时，电阻能够长期稳定地工作。
在集成电路中电阻的电流密度是比较保守的，可靠性系数通常要达到数万个小时。
有关电流密度的经验法则为：每微米宽度电阻的电流密度为0.5mA。
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1、下图反映的是MOS器件的什么效应？解释其物理含义。
答：上图表示的是增强型NMOS器件的阈值电压Vth随着源衬 电压VSB的增大而增加的趋势，反映了MOSFET的衬底偏置效 应（或称为体效应）。其物理含义如下 根 据 增 强 型 NMOSFET 工 作 原 理 ， 假 设 源 衬 短 接 ， 即 VBS=0，当栅上加一定的正电压VG，由于MOS的电容结构， 将在栅极板和栅下面的衬底区域（下极板）分别感应出正、 负电荷，下极板电荷包括两部分：沟道区反型层电荷和耗尽 区电离受主电荷。最终达到平衡时，上、下“极板”的电荷 数量相等，极性相反。如此时恰好沟道达到强反型，则对应 的VGS即为阈值电压Vth。而如果源衬反接，即VSB>0，P型衬 底和N+源区构成的PN结反偏，结两侧的耗尽区宽度增宽，而 衬底掺杂浓度不变，使得沟道区下面的耗尽区电离受主增多 ，
0.09VБайду номын сангаасDD 0.35V DD
2 2
9 35
4、分别画出采用NMOS 和CMOS工艺的两输入端与非门， 简要分析两者的异同之处。
NMOS与非门
CMOS与非门
（1）相同之处： 两电路均实现两输入端的与非逻辑
所用器件均为场效应晶体管MOSFET
（2）不同之处： CMOS与非门所用器件数目4个，而NMOS与非门所用器件数目3个
P C L f VDD 3 10 T
2 12
10 10 5 0.75 10 W
6 2
3
而由于输入非阶跃信号导致在转换区产生的暂态附加功耗
PA 1 2 f VDD I max t r t f
其中，Imax为转换电平V*=0.5VDD处的P管和N管的峰值电流，则
4
此CMOS反相器总功耗为
P=PT+PA=0.7510-3+0.5610-4W0.806mW
6、解释为何CMOS传输门的在传输高低电平时均无阈值损失？ 参考讲义整理。
7、为保证逻辑单元级联的正确，请在下图1、2、3方框内填上 适当的逻辑块类型，标出各级所用的时钟符号，并完成各级之 间的连接。最后简述依据。
原来建立的上下极板感应电荷平衡被打破，如要保持沟道区 导电电荷数目不变（强反型），就必须增加上极板的电荷量，
即增大栅压，VG增大，导致Vth增大。表现出来即为体效应。
2、比较E/E饱和负载、E/E非饱和负载和E/D NMOS反相器 的优缺点，哪一种结构能得到较好的功耗速度优值？
3、图中两级反相器I、 II均为E/D NMOS反相器，为了使级 联反相器无电平损失，须保证： Vin=Vout=Vinv 若设定增强型器件阈值电压VTE=0.2VDD，耗尽型器件阈值 电压VTD=-0.6VDD，转换电平Vinv=0.5VDD，则求出反相器II的 负载管（或上拉管）与输入管（或下拉管）的宽长比之比。
CMOS与非门为无比电路，输出低电平可达到0V；而NMOS与非门为 有比电路，其输出低电平与输入管和负载管宽长比有关。
CMOS与非门输出高电平可达到VDD，而NMOS与非门输出高电平有阈 值损失，只能达到VDD-Vth NMOS与非门的静态功耗大于CMOS与非门
5、已知： CMOS反相器Vthn= ∣ Vthp∣=0.2VDD，n=p=110-4A/V2，
I DSL
COX WD
LD
(V VTD ) VDSL VDSL GSL 2
1
2
此时TI、TL管均导通，应有 I DSI I DSL 可得
WD LD WE LE
VGSI
VTE
2
1 2 2 VGSL VTD V DSL V DSL 2
VDD=5V，输入非阶跃信号频率f=10MHz，上升和下降延迟时
间tr=tf=10ns，所驱动的负载电容CL=3pF，若忽略表面泄漏电 流等因素的影响，计算出此电路工作时的总功耗。
解： CMOS电路总功耗： P=P静态+P动态=P静态+PT+PA 如忽略表面泄漏电流等因素的影响，则P静态=0。 由于对负载电容进行充放电产生的瞬态功耗
解：根据图中给出的电路结构，可判断此为预充电-鉴别（P-E） 逻辑电路的级联。以N型逻辑块为例，如相同逻辑类型、相同 时钟的多级直接级联，前一级预充电得到的高电平可能使后一
级N逻辑块在鉴别（求值）过程的起始瞬态放掉本级预充电的电
荷，导致逻辑运算错误， 因此必须适当搭配时钟和逻辑块类型。
采用如图所示的配置和连接，当φ为低电平，第一级预充电，输出高 电平加在第二级P型逻辑块中P管的栅极，P管不导通，不影响第二级的 输出；此时 为高电平，第二级处于预放电状态，输出低电平加到第三 级N型逻辑块中的N管栅极，N管也不导通，使第三级输出端的高电平得 以保持；当φ为高电平，第一级为鉴别状态，其求值结果输出到第二级，
I max I p I n 1 2 n V Vthn
*
2
1.125 10
4
A
得
PA 1 2 1 2 f V DD I max t r t f
6
4
10 10 5 1.125 10
20 10
9
0.56 10 W
第二级也为鉴别状态，求值后将结果输出到第三级，通过第三级求值输
出。整个时钟周期的预充电-鉴别过程不会出现误操作。
注意：此题亦可采用多米诺逻辑的连接方式，其工作过程的解释略，参考讲义。
解： E/D NMOS反相器电路结构如右图所示，根据题意可知 ∵VDSI=Vout=Vinv=0.5VDD>VGSI-VTE=0.5VDD-0.2VDD=0.3VDD ∴输入管TI工作在饱和区
I DSI 1 COX WE 2 (VGSI VTE ) 2 LE
而对于负载管TL VDSL=0.5VDD<VGSL-VTD=0-(-0.6VDD)=0.6VDD 工作在非饱和区，则