《集成电路版图设计》课件(第四章)
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集成电路CAD版图设计PPT课件
7
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
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距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
IC版图设计-第四章
8、电阻的变化
寄生电阻：
• 实际电阻无法与环境完全隔绝，在高频下不可避免地会发生 电容和电感耦合，有些电阻还可能发生结电流泄露。 • 由于多晶硅电阻不存在PN结，其寄生效应要小。
9、实际电阻分析
体区 接 头区 触 孔 头区 接 触 孔
• 根据电阻的实际版图分析，为了得到较高的方块电阻，可以增加一掩蔽层（高 阻注入层），来提高多晶硅电阻的电阻率，进而提高方块电阻；
11、电阻匹配规则
• 如果没有很大的功率需要耗散，应尽可能使用多晶硅电阻。
无源电阻（多晶硅电阻，阱电阻，有源区电阻）中，多晶硅电阻的工艺和温度稳定性最高， 阱电阻次之，有源区电阻最差。
3、电阻的分类
有源区电阻和无源区电阻相比较，优点是占用面积较小， 缺点是工作状态受电流-电压影响，不稳定。 在集成电路设计中，大部分使用无源电阻。
4、多晶硅电阻
多晶硅在集成电路中的主要作用：
• 构成MOS晶体管的栅极，构成电阻，构成电容。 多晶硅电阻优点： • 多晶硅电阻的制作方法与MOS工艺兼容； • 多晶硅是现成材料，不需要淀积新材料来制作电阻而产生 额外费用； • 其长度和宽度也容易控制； • 因此制作多晶硅电阻最简单最方便。
R□=ρ/t
R= R□(L/W)
3、电阻的分类
电阻：无源电阻、有源电阻；
无源电阻：利用掺杂半导体材料和其他材料构成，如，多晶 硅电阻、阱电阻、有源区电阻、金属电阻；
有源电阻：通过将晶体管进行适当连接和偏置，利用晶体管 在不同工作区域所表现出的电阻特性，如MOS晶体管工作于线 性区（三极管区），其电流-电压特性接近于线性，这时该MOS 晶体管可看成是有源电阻。
料作为电阻来使用。
高阻注入层：通过注入掩蔽达到控制多晶硅方块电阻的目的。
半导体集成电路第4章版图设计与举例课件
线宽。 b：能保证在硅平面上显现清晰线条的最小版图设
计线宽。 前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的 最小间距。 显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例 种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小 ，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
计线宽。 前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的 最小间距。 显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例 种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小 ，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
《微电子与集成电路设计导论》第四章 半导体集成电路制造工艺
4.4.2 离子注入
图4.4.6 离子注入系统的原理示意图
图4.4.7 离子注入的高斯分布示意图
4.5 制技术 4.5.1 氧化
1. 二氧化硅的结构、性质和用途
图4.5.1 二氧化硅原子结构示意图
氧化物的主要作用： ➢ 器件介质层 ➢ 电学隔离层 ➢ 器件和栅氧的保护层 ➢ 表面钝化层 ➢ 掺杂阻挡层
F D C x
C为单位体积掺杂浓度，
C x
为x方向上的浓度梯度。
比例常数D为扩散系数，它是描述杂质在半导体中运动快慢的物理量， 它与扩散温度、杂质类型、衬底材料等有关；x为深度。
左下图所示如果硅片表面的杂质浓 度CS在整个扩散过程中始终不变， 这种方式称为恒定表面源扩散。
图4.4.1 扩散的方式
自然界中硅的含量 极为丰富，但不能 直接拿来用。因为 硅在自然界中都是 以化合物的形式存 在的。
图4.1.2 拉晶仪结构示意图
左图为在一个可抽真空的腔室内 置放一个由熔融石英制成的坩埚 ，调节好坩埚的位置，腔室回充 保护性气氛，将坩埚加热至 1500°C左右。化学方法蚀刻的籽 晶置于熔硅上方，然后降下来与 多晶熔料相接触。籽晶必须是严 格定向生长形成硅锭。
涂胶工艺的目的就是在晶圆表面建立薄的、均匀的、并且没有缺陷的光刻胶膜。
图4.2.4 动态旋转喷洒光刻胶示意图
3. 前烘
前烘是将光刻胶中的一部分溶剂蒸发掉。使光刻胶中溶剂缓慢、充分地挥发掉， 保持光刻胶干燥。
4. 对准和曝光
对准和曝光是把掩膜版上的图形转移到光刻胶上的关键步骤。
图4.2.5 光刻技术的示意图
图4.2.7 制版工艺流程
4.3 刻蚀
（1）湿法腐蚀
（2）干法腐蚀 ➢ 等离子体腐蚀 ➢ 溅射刻蚀 ➢ 反应离子刻蚀
集成电路版图设计与工具 PPT课件
问题讨论： （3）接触 版图设计中通常需要有多种接触，例如，金 属和P型扩散区接触、金属和N型扩散区接触、 金属和多晶硅的接触以及衬底接触等。根据工 艺不同，还有“隐埋”型多晶硅-扩散区接触和 拼合接触。 通常，制作芯片的衬底被划分成多个“阱” 区，每个孤立的阱必须利用衬底接触来接合适 的电源电压。将两个或多个金属和扩散区接触 用金属连通起来，称为合并接触。
问题讨论： （2）MOS管的规则
在多晶硅穿过有源区的地方，源和漏扩散区被多晶硅 区所掩蔽。因而，源、漏和沟道是自对准于栅极的。 重要的是，多晶硅必须完全穿过有源区，否则制成的 MOS管就会被源、漏之间的扩散通路所短路。为确保 这一条件得到满足，多晶硅必须超出扩散区边界，例 如该硅栅工艺中规则3.4中规定的1.5μm，这常常称 为“栅伸展”。同时，有源区也必须在多晶硅栅两边 扩 展，这样才能有扩散区存在，使载流子进入和流出沟 道，例如规则3.5规定的3.0μm就是保持源区和漏区 所必需的。
电学设计规则还为合理选择版图布线层提供了 依据。集成电路工艺为设计者提供了多层布线 的手段，最常用的布线有金属、多晶硅、硅化 物以及扩散区。但这些布线层的电学性能大不 相同。
随着器件尺寸的减小，线宽和线间距也在减小， 多层布线层之间的介质层也在变薄，这将大大 增加走线电阻和耦合电容，特别是发展到深亚 微米级和纳米之后，与门延迟相比，布线延迟 变得越来越不可忽略。因此，版图布线必须合 理选择布线层，尽可能地避免布线层电学参数 的影响。
为了工艺上按比例缩小或版图编辑的需要， 合并接触采用图4.9（a）所示的分离式接触结 构，而不采用图4.9（b）的合并长孔结构。
4.3 电学设计规则与布线
电学设计规则给出的是由具体工艺参数抽象 出的器件电学参数，是晶体管级集成电路模拟 的依据。与几何设计规则一样，对于不同的工 艺和不同的设计要求，电学设计规则将有所不 同。通常，特定工艺会给出电学参数的最小值、 典型值和最大值。上述N阱硅栅CMOS工艺的 部分电学设计规则的参数名称及其意义如表4.8 所示。
《集成电路设计》PPT课件
薄层电阻
1、合金薄膜电阻
采用一些合金材料沉积在二氧化 硅或其它介电材料表面，通过光 刻形成电阻条。常用的合金材料 有： 钽 Ta 镍铬Ni-Cr 氧化锌 ZnO 铬硅氧 CrSiO
2、多晶硅薄膜电阻
掺杂多晶硅薄膜也是一个很好的电阻 材料，广泛应用于硅基集成电路的制 造。
3、掺杂半导体电阻
不同掺杂浓度的半导体具有不同 的电阻率，利用掺杂半导体的电 阻特性，可以制造电路所需的电 阻器。
sio2
半导体
串联 C=
Ci Cs Ci +Cs
Tox
N+
P
sio2
金 属
PN金+sio属2
纵向结构
横向结构
MOS 电容电容量
ε ε Cox=
A 0 sio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
Csub s
（b）
（c）
§ 4.3 集成电路的互连技术和电感
互连线
单片芯片上器件之间互连：金属化工艺，金属铝 薄膜 电路芯片与外引线之间的连接(电路芯片与系统的 互联)：引线键合工艺
为保证模型的精确性和信号的完整性，需要对互连线的版图结构加以约 束和进行规整。
各种互连线设计应注意的问题
为减少信号或电源引起的损耗及减少芯片 面积，连线应尽量短。
第四章
集成电路设计
第四章
集成电路是由元、器件组成。元、器件分为两大类：
无源元件 电阻、电容、电感、互连线、传输线等
有源器件 各类晶体管
集成电路中的无源源件占的面积一般都比有源器件大。 所以设计时尽可能少用无源元件，尤其是电容、电感和大阻值的电阻。
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
《集成电路设计》课件
蒙特卡洛模拟法
通过随机抽样和概率统计的方法，模 拟系统或产品的失效过程，评估其可 靠性。
可靠性分析流程
确定分析目标
明确可靠性分析的目 的和要求，确定分析 的对象和范围。
进行需求分析
分析系统或产品的使 用环境和条件，确定 影响可靠性的因素和 条件。
进行失效分析
分析系统或产品中可 能出现的失效模式和 原因，确定失效对系 统性能和功能的影响 。
DRC/LVS验证
DRC/LVS验证概述
DRC/LVS验证是物理验证中的两个重要步骤，用于检查设计的物 理实现是否符合设计规则和电路图的要求。
DRC验证
DRC验证是对设计的物理实现进行规则检查的过程，以确保设计的 几何尺寸、线条宽度、间距等参数符合设计规则的要求。
LVS验证
LVS验证是检查设计的物理实现与电路图一致性的过程，以确保设 计的逻辑功能在物理实现中得到正确实现。
版图设计流程
确定设计规格
明确设计目标、性能指标和制造工艺要求 。
导出掩模版
将最终的版图导出为掩模版，用于集成电 路制造。
电路设计和模拟
进行电路设计和仿真，以验证电路功能和 性能。
物理验证和修改
进行DRC、LVS等物理验证，根据结果进 行版图修改和完善。
版图绘制
将电路设计转换为版图，使用专业软件进 行绘制。
集成电路设计工具
电路仿真工具
用于电路设计和仿真的软件， 如Cadence、Synopsys等。
版图编辑工具
用于绘制版图的软件，如Laker 、Virtuoso等。
物理验证工具
用于验证版图设计的正确性和 可靠性的软件，如DRC、LVS等 。
可靠性分析工具
用于进行可靠性分析和测试的 软件，如EERecalculator、 Calibre等。
通过随机抽样和概率统计的方法，模 拟系统或产品的失效过程，评估其可 靠性。
可靠性分析流程
确定分析目标
明确可靠性分析的目 的和要求，确定分析 的对象和范围。
进行需求分析
分析系统或产品的使 用环境和条件，确定 影响可靠性的因素和 条件。
进行失效分析
分析系统或产品中可 能出现的失效模式和 原因，确定失效对系 统性能和功能的影响 。
DRC/LVS验证
DRC/LVS验证概述
DRC/LVS验证是物理验证中的两个重要步骤，用于检查设计的物 理实现是否符合设计规则和电路图的要求。
DRC验证
DRC验证是对设计的物理实现进行规则检查的过程，以确保设计的 几何尺寸、线条宽度、间距等参数符合设计规则的要求。
LVS验证
LVS验证是检查设计的物理实现与电路图一致性的过程，以确保设 计的逻辑功能在物理实现中得到正确实现。
版图设计流程
确定设计规格
明确设计目标、性能指标和制造工艺要求 。
导出掩模版
将最终的版图导出为掩模版，用于集成电 路制造。
电路设计和模拟
进行电路设计和仿真，以验证电路功能和 性能。
物理验证和修改
进行DRC、LVS等物理验证，根据结果进 行版图修改和完善。
版图绘制
将电路设计转换为版图，使用专业软件进 行绘制。
集成电路设计工具
电路仿真工具
用于电路设计和仿真的软件， 如Cadence、Synopsys等。
版图编辑工具
用于绘制版图的软件，如Laker 、Virtuoso等。
物理验证工具
用于验证版图设计的正确性和 可靠性的软件，如DRC、LVS等 。
可靠性分析工具
用于进行可靠性分析和测试的 软件，如EERecalculator、 Calibre等。
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pitch定义二：半个 via1孔的尺寸 ＋ 一个二铝的间距 + 半个二铝的条宽
基于标准单元的 版图设计基础
一、pitch的确定（续） D508项目中一铝的pitch的定义： M1 pitch=0.5+0.6+1.2+0.6=2.9μm 为方便设计，调整为3μm
基于标准单元的 版图设计基础
或重建； 用标准单元实现的版图都是把单元排列成行，形成一种图形比较规则的版图
结构。
二、两种基本布线原理
基于网格的布线器
所谓基于网格 的布线就是把 器件布局在标 准网格上并用 工具进行自动 布线，保证按 照电路的逻辑 完成所有单元 的摆布和单元 之间正确的连 接。典型的布 线软件都是基 于网格的。
布线通道原则
基于标准单元的 版图设计基础
标准单元内端口的引出原则
Y方 向留 布线 余量
基于标准单元的 版图设计基础
X方 向留 布线 余量
基于标准单元的 版图设计基础
标准单元内衬底接触孔放置原则
在该单元边界的上下左右两边保证各有半个衬底接触，这 样在布线时两个单元放置在一起会形成一个完整的衬底接 触。实际设计时是把一个完整的衬底接触孔放在单元内， 只不过单元边界包该衬底接触孔为一半
1
ANDn 逻辑与门，输入端由 n 参数定义
2
AOIabcd 与或非门，a，b，c，d 定义“与”功能的输入端的个数
序号 单元名称 说明 1 BIST1 内建自测试的逻辑单元
3
INVn 反相器，参数 n 用来表示其驱动能力
4
MUX21 二选一多路选择器
基于标准单元的 版图设计基础
三、为满足布线要求而需遵循的库规则
反相器单元的版图
添加布线网格后的标准 反相器单元版图
两个重要尺寸：
尺寸水平方向的相 关规则最终对某一 个单元来说就是对 单元高度的要求
垂直方向的相关规 则对某一个单元来 说就是对单元宽度 的要求，而单元宽 度最终总是一个固 定的网格间距 （pitch）的整数倍
基于标准单元的 版图设计基础
二、两种基本布线原理（续）
基于规则的布线器
基于规则的布线器 中，每一层布线都 是用实际的设计尺 寸来替代固定尺寸， 这样就能得到紧凑 得多的布线，因为 Metal 1的线宽和 间距可能与Metal 2的线宽和间距并 不相同。
基于标准单元的 版图设计基础
一、pitch的确定（续） pitch单元版图
之后每一个标准单元在建立其版图的时候都以 这个pitch单元作为衡量标准，即确保该单元的 宽度都是以上pitch单元宽度的整数倍。 图4中单元的高度为21μm，电源和地线的宽度 都选择2μm；图中小的虚线框网格到大的虚线 框（这一层称为boundi，即单元的边界）的距 离为0.6μm；阱包左、右、上三个方向boundi 距离为2.4μm
三、标准单元建立的其它原则
基于标准单元的 版图设计基础
共用N阱原则
基于标准单元的 版图设计基础
单元间隔原则
一半网格间隔原则，即让标准单元内部所有的连 线都处于网格上，并且使相互对接单元的边沿落 在网格线的中间，即处于半个网格的位置上，这 样就能保证铝层相互之间正好能保持所需要的最 小间距；
一半设计规则间隔原则，即保证两个对接单元之 间的某一条设计规则，如有源区间距或者铝层间 距等在距离单元边界至少有一半的该设计规则的 最小间距
基于标准单元的 版图设计基础
第一部分、标准单元及布局布线基本原理
基于标准单元的 版图设计基础
一、基于标准单元的设计及标准单元库
所谓基于标准单元的设计就是针对一个指定的工艺，只需要设计和验证一次单元， 然后就可以重复利用这些标准单元许多次，并且使用的是自动布局布线工具，不 再是人工考虑芯片设计中的各种因素，从而分摊了设计成本，缩短了设计过程并 使设计自动化
基于标准单元的 版图设计基础
二、标准单元高度的确定
为了布线方便就要求标准单元库中所有的门都必须是同一个高度，并且所有 单元的电源线、地线宽度都保持一致。一个符合要求的固定单元高度决定了 整个库的性能；
标准单元的高度由一铝的pitch来决定的，通常单元高度应该是一铝pitch的整 数倍。在建立标准单元库时，首先选择所有单元中单元高度最高的一个（譬 如触发பைடு நூலகம்），在设计完成该单元后，根据其大致高度，再结合一铝pitch的大 小决定整个标准单元库高度。当然这个过程有可能需要做多次重复，最终确 定一个比较合适的高度
基于标准单元的 版图设计基础
第二部分、 D508项目标准单元建立原则
一、pitch的确定
pitch定义一：半个 VIA1孔的尺寸 + 一个二铝线的条宽 + 半个VIA1孔的 尺寸
基于标准单元的 版图设计基础
D508项目中二铝的pitch的定义： M2 pitch=（0.5+0.6）*2+1.2=3.4μm
单元边界设计原则
标准单元建立时必须要设计单元边界。通常标准单元是以 该单元的电源线和地线为边界的。EDA工具在布线时单元 是按单元的边界依次排放的，而非图形的边界
基于标准单元的 版图设计基础 四、D508项目中标准单元建立的步骤和单元举例 标准单元创建的几个关键步骤：
单元方向调整 单元原点确定 单元宽度的确定 调整端口引出位置 添加文本标识
所谓标准单元库是集成电路设计过程中所需的单元符号库、单元逻辑库、版图库、 电路性能参数库、功能描述库、器件模型参数库等的总称
标准单元版图库中的单元包含以下几个的技术特点： 都是一个个具有规则外形的单元，其核心内容是的版图，各单元的规模应相
近； 所有单元遵循同一工艺设计规则，当工艺发生变化时，标准单元库必须修改
AND2：
基于标准单元的 版图设计基础
第三部分、 D508项目标准单元的设计
一、面积和性能的折中 二、单元的驱动能力
基于标准单元的 版图设计基础
基于标准单元的 版图设计基础
三、标准单元库包含的单元数量
常用的逻辑门电路
一些特殊的标准单元
序号 单元名称 说明