(完整版)基于FPGA的等精度频率计的设计与实现毕业设计
基于fpga控制的数字频率计设计(含程序、仿真图)大学毕设论文
目录1 引言 (1)1.1 课题背景 (1)1.2 课题意义 (2)1.3 国内外现状及发展趋势 (2)1.4 系统开发环境及技术分析 (3)1.4.1 FPGA开发简介 (3)1.4.2 VHDL特点及设计方法 (5)2 需求分析 (7)2.1 系统基本要求 (7)2.2 系统结构 (7)3 系统设计 (8)3.1 总体方案比较 (8)3.2 程序流程图 (10)3.3 系统模块设计 (11)3.3.1 整形电路 (11)3.3.2 计数器 (12)3.3.3分频器 (14)3.3.4锁存器 (16)3.3.5控制器 (19)3.3.6 显示器 (22)4 系统仿真及测试 (23)结论 (29)致谢 (30)参考文献 (31)附录1 (32)附录2 (35)1 引言1.1 课题背景进入信息时代以来，微电子技术和计算机技术飞速发展, 各种电子测量仪器在原理、功能、精度及自动化水平等方面都发生了巨大的变化, 特别是DSP技术诞生以后，电子测量技术更是迈进了一个全新的时代[1]。
近年来，DSP逐渐成为各种电子器件的基础器件，逐渐成为21世纪最具发展潜力的朝阳行业，甚至被誉为信息化数字化时代革命旗手。
在电子技术领域内，频率是一个最基本的参数，频率与其它许多电参量的测量方案、测量结果都有十分密切的关系。
如时间，速度等都涉及到或本身可转化为频率的测量。
因此，频率的测量就显得更为重要。
而且，目前在电子测量中，频率的测量精确度是最高的.现在市场上有各种多功能，高精度，高频率的数字频率计，但价格不菲。
而在实际工程中，不是对所有信号的频率测量都要求达到非常高的精度。
因此，本文提出了一种能满足一般测量精度要求，但成本低廉的数字频率计的设计方案。
在电子工程中、资源勘探、仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
数字频率计是计算机，通信设备，音频视频等科研生产领域不可缺少的车辆仪器，采用VHDL语言编程设计实现的数字频率计，除被测信号的整形部分，键输入部分和数码显示部分以外其余全在一片FPGA芯片上实现，整个设计过程变得十分透明，快捷和方便，特别是对于各层次电路系统的工作时序的了解显得尤为准确而且具有灵活的现场可更改性。
计算机毕业论文_基于FPGA的等精度频率计的设计与实现
目录前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16基于FPGA的等精度频率计的设计与实现摘要：本文详细介绍了一种基于FPGA的高精度频率计。
FPGA频率计设计毕业设计(论文)
一、课程设计原理1、测频原理及误差分析本次课程设计采用直接测频法。
直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。
这种方法的计数值也会产生最大为±1个脉冲误差。
进一步分析测量准确度。
设待测信号脉冲周期为T1，频率为F1，当闸门时间为T=1s 时，测量准确度为＆=T1/T=1/F1。
由此可知直接测频法的测量准确度与信号的频率有关。
当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。
2、占空比测量原理占空比：占空比是指高电平在一个周期之内所占的时间比率。
方波的占空比为50％，占空比为0.5，说明正电平所占时间为0.5个周期。
在1S的闸门时间之内，只要我们利用50Mhz的时钟脉冲，对待测信号的高电平时间进行计数，得到一个num值。
最后num*20ns就是所求信号的占空比了。
二、系统的设计1、分频模块分频模块我们采用50Mhz的时钟频率产生待测的信号，和三个控制信号。
此程序要求将50Mhz分出1Mhz的频率，再产生1hz作为控制信号的标准输入时钟。
该模块产生的3个控制信号，分别为EN，LOAD，CLR。
CLR信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效。
EN为计数允许信号，在EN信号的上升沿时刻计数模块开始对输入信号的频率进行测量，在此1S时间里被测信号的脉冲数进行计数，即为信号的频率。
然后将值锁存，并送到数码管显示出来。
设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
在每一次测量开始时，都必须重新对计数器清0。
另外，也设计出另外一个进程process，产生同样地三个控制信号给占空比测量时提供使能，锁存和清零的能力。
部分程序如下：process(clk)beginif clk'event and clk = '1' thentemp1<=temp1+1;end if;end process;freq<=temp1(16); --381Hz=50Mhz/2^172、计数模块计数模块分为2个子模块。
基于fpga的频率计设计与实现本科毕设论文
唐山学院毕业设计设计题目：基于FPGA的数字频率计设计与实现系别：信息工程系班级：10应用电子技术（1）班*名：******师：***2013年6月10 日基于FPGA的数字频率计设计与实现摘要在电子设计领域，随着计算机技术、大规模集成电路技术、EDA(Electronics Design Automation)技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。
基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。
本课题的数字频率计设计，采用自上向下的设计方法。
本文首先综述了EDA 技术的概况，接着介绍硬件描述语言VHDL，可编程器件FPGA及频率测量的一般原理；然后介绍数字频率计的系统设计，频率计各系统模块的VHDL语言实现，最后利用QUARTUS Ⅱ集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，仿真和实验结果表明，此频率计具有较高的实用性和可靠性。
关键字：EDA FPGA 数字频率计VHDL语言Design and Implementation ofDigital Frequency Meter Based on FPGAAbstractIn the field of electronic design, with the development of computer technology, LSI technology, EDA (Electronics Design Automation)technology and wide application of programmable logic devices, the traditional bottom-up digital circuit design methods, tools, devices have far behind today's technology. The top-down design techniques based on EDA technology and hardware description language are taking on more and more digital system design task.The topic digital frequency meter design uses top-down design approach. First, this paper summarizes the overview of EDA technology, then it describes the hardware description language which is called VHDL, FPGA programmable device and the general principles of frequency measurement; then it introduces the system design of digital frequency meter, and the realization of frequency meter each system module VHDL. Finally using QUARTUSⅡ integrated development environment edits, synthesizes, and simulates, and download to the CPLD devices, by using the actual circuit testing, simulation and experimental results show that this frequency meter is high availability and reliability.Keywords:EDA; FPGA;digital frequency meter;VHDL language目录1 引言 (1)2 硬件描述语言（HDL） (2)2.1VHDL语言简介 (2)2.2 利用VHDL语言开发的优缺点 (3)3 电子设计自动化（EDA）发展概述 (4)3.1 EDA的简介 (4)3.2 EDA的发展史 (4)3.3基于EDA的FPGA/CPLD开发 (5)3.3.1 FPGA/CPLD的简介 (6)3.3.2 用FPGA/CPLD进行开发的优缺点 (7)4 频率计的测量及方案选择 (9)4.1 数字频率计工作原理概述 (9)4.2 测频原理及误差分析 (10)4.2.1常用测频方案 (10)4.2.2 等精度测频原理 (10)4.2.3误差分析 (11)5 数字频率计的系统设计与功能仿真 (13)5.1 系统的总体设计 (13)5.2 频率计模块 (14)5.2.1 测频控制模块 (14)5.2.2 锁存器模块 (15)5.2.3 十进制计数器模块 (16)5.3 显示模块 (17)5.3.1显示模块设计 (17)5.3.2译码器模块 (18)5.3.3四位二进制数与十六位二进制数转换的源程序 (19)5.3.4十六位二进制数与四位二进制数转换的源程序 (19)5.3.5四位二进制数与段码转换的源程序 (21)6 整形电路设计 (22)6.1 555定时器的工作原理 (22)6.2 施密特触发器 (23)6.2.1 电路结构 (23)6.2.2 工作原理 (23)6.3波形的整形 (24)7 软件测试及硬件下载 (25)7.1 QuartusII软件简介 (25)7.2 QuartusII的设计流程 (25)7.3 QuartusII软件的使用方法 (26)7.3.1 创建底层模块 (26)7.3.2 构建顶层模块 (30)7.4 下载及硬件实现 (32)8 结论 (34)谢辞 (35)参考文献 (36)附录Ⅰ频率计顶层文件 (38)附录Ⅱ源程序 (39)1引言21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中最为重要的和最有活力的高科技领域之一。
(完整版)基于FPGA的等精度频率计的设计与实现毕业设计
第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝ＮＴ进行测量。
被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。
用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。
此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。
测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。
闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。
但当被测信号的周期较短时，会使精度大大下降。
方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。
如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。
此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。
本次实验设计中采用的是第三种测频方案。
等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。
其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。
方案二：采用可编程逻辑器件（CPLD）制作。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
毕业设计 基于fpga的等精度数字频率计的设计
本科生毕业论文题目：基于fpga的等精度数字频率计的设计摘要在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
频率测量也是电子测量技术中最基本最常见的测量之一。
不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。
基于传统测频原理的频率计的测量精度会随被测信号频率的下降而降低。
本文介绍了一种基于FPGA的等精度数字频率计，它不但具有较高的测量精度，而且在整个测量区域能保持恒定的测量精度。
文章首先介绍了硬件描述语言（HDL）的发展，以VHDL为核心，说明了利用VHDL语言进行设计的步骤。
然后介绍FPGA器件的基本结构和开发流程，接着阐述等精度数字频率计的工作原理以及利用VHDL语言实现数字频率计的具体做法，重点是利用BCD码减法实现的BCD码除法器的设计，最后还利用modelsim软件对其进行了仿真，具体分析验证了此设计的正确性。
关键词：FPGA VHDL 等精度BCD码除法AbstractCymometer is a necessary measure tool for technical engineers in electronic engineering , resource exploration and apparatus using . frequency mesure is one of the most essential and the most common mesure of electronic mesure technology . many physical quantities’ mesure , such as rotate speed , vibration frequency’s mesure , is related with or can be transformed into frequency mesure.The precision of cymometer based on traditional frequency-testing theory will decrese when the measured frequency becomes lower. this article introduces a cymometer of same-precision based on FPGA. The cymometer not only has high precision, but also its precision doesn’t decrese when the measured frequency becomes lower.This article first introduces the development of HDL , focusing on VHDL , present the step of design of VHDL . then it introduces the basic structure and the develop flow of FPGA device . in the end , it introduces the theory of cymometer and the specific implement of cymometer based on VHDL , emphasizing the theory of implementing BCD division. the function simulation and logic synthesis also come out, showing the correction of the design .Keywords: FPGA VHDL same-precision BCD division目录第一章前言............................................................................................................... 错误!未定义书签。
基于FPGA的等精度频率计的设计与仿真
目录摘要 (I)ABSTRACT ...................................................... I I 引言.. (1)1概述 (2)1.1频率计在国内外的发展状况 (2)1.2频率计的发展趋势 (2)1.3本课题研究的目的、意义和要求 (3)1.4电子设计自动化（EDA）技术概述 (4)1.4.1EDA技术及其发展 (4)1.4.2Quartus II软件介绍 (5)1.4.3EDA工具使用流程 (7)1.5可编程逻辑门阵列简介 (9)1.5.1可编程逻辑器件的发展历程 (9)1.5.2FPGA的结构与工作原理 (10)2等精度频率计的设计 (11)2.1设计要求 (11)2.2设计方案的选择 (11)2.2.1系统方案的选择 (11)2.2.2测频方法的选择 (12)2.2.3等精度的测频原理 (13)3基于FPGA的等精度频率计的设计 (15)3.1系统方案 (15)3.2误差分析 (15)3.3系统原理框图 (16)3.4系统整体框图 (18)4等精度测频法各个模块的介绍 (19)4.1信号源模块 (19)4.2分频模块 (19)4.3计算模块 (19)4.3.1D触发器的设计 (20)4.3.2计数器的设计 (20)4.4显示模块 (21)4.5各模块方框图 (21)5整体步骤 (23)5.1创建工程 (23)5.2引脚锁定 (23)5.3硬件测试与仿真 (24)5.4等精度测量与周期法测量图片验证 (24)5.5等精度测量与周期法测量结果对比 (28)6结束语 (29)致谢 (30)参考文献 (31)附录源程序 (32)基于FPGA的等精度频率计的设计与仿真摘要本文主要讲述了等精度频率计的FPGA设计方法，它主要是针对传统频率计不能满足等精度测量要求的缺点而提出的。
实验结果表明，该系统可以实现在整个频段内的测量精度保持一致，测量误差小，达到了等精度的测量要求。
基于FPGA的等精度频率计的设计
基于FPGA的等精度频率计的设计随着科学技术的发展，频率计作为一种重要的测量仪器，在许多领域都得到了广泛的应用。
而基于FPGA的等精度频率计以其高速、高精度等特点，成为了当今科研和工程实践中的重要工具。
FPGA（Field Programmable Gate Array）是一种可编程的现场逻辑门阵列，具有高度可靠性、可编程性和高性能的特点。
在设计基于FPGA的等精度频率计时，我们可以利用FPGA的计数器、控制器和输入输出端口等资源来实现频率测量功能。
首先，我们需要设计一个数值控制计数器，用于计数输入信号的脉冲数。
这个计数器可以是一个简单的二进制计数器，也可以是一个分频器。
在设计计数器时，需要考虑输入信号的频率范围、计数器的位宽和计数器的溢出处理等问题。
通过控制计数器的计数周期，我们可以实现不同精度的频率测量。
其次，我们需要设计一个定时器，用于测量计数器计数的时间。
定时器可以利用FPGA内部的时钟资源来实现，通过控制定时器的计时周期和测量精度，我们可以得出频率计算的结果。
为了提高测量精度，我们可以使用多级定时器进行测量，并通过加权平均等方法来处理测量结果。
然后，我们需要设计一个参数配置模块，用于设置频率计的参数。
通过参数配置模块，用户可以设置计数器的位宽、定时器的计时周期和测量精度等参数，从而灵活地适应不同的测量需求。
最后，我们需要设计一个显示模块，用于显示频率计算结果。
通过显示模块，用户可以直观地了解输入信号的频率和测量精度。
显示模块可以利用FPGA内部的LED显示灯、LCD显示屏或者数码管等硬件资源来实现。
除了基本的频率计功能，我们还可以考虑一些增强功能的设计。
例如，可以添加一个触发器，用于检测输入信号的上升沿或下降沿，并通过触发器的输出信号来控制频率计的启动和停止。
此外，还可以添加一个存储器，用于记录多次测量结果，并通过数据接口将结果传输给上位机或其他设备。
总结起来，基于FPGA的等精度频率计的设计需要充分利用FPGA的计数器、控制器和输入输出端口等资源，通过设计数值控制计数器、定时器、参数配置模块和显示模块等功能模块，实现高速、高精度的频率测量。
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第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝ＮＴ进行测量。
被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。
用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。
此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。
方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。
测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。
闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。
但当被测信号的周期较短时，会使精度大大下降。
方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。
如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。
用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。
此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。
本次实验设计中采用的是第三种测频方案。
等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。
其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。
方案二：采用可编程逻辑器件（CPLD）制作。
随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。
，利用EDA软件编程，下载烧制实现。
将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，并且可应用EDA软件仿真，调试，每个设计人员可以充分利用软件代码，提高开发效率，缩短研发周期，降低研发成本。
易于进行功能扩展，可以利用频率计的核心技术，改造成其它产品。
实现方法灵活，调试方便，修改容易。
总体方案比较:比较以上两种方案，易见采用后者更优。
因为采用FPGA 现场可编程门阵列为控制核心，通过硬件描述语言VHDL编程，在MAX+PLUSII仿真平台上编译、仿真、调试，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量。
现场可编程门阵列FPGA(Field Programmable GateArray)属于ASIC 产品，通过软件编程对目标器件的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠性高等特点，数字设计在其中快速发展。
1.2 基于FPGA的等精度频率计的发展现状在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋势。
从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGACPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。
传统的硬件设计采用自下而上（bottom_up）的设计方法。
这种设计方法在系统的设计后期进行仿真和调试，一旦考虑不周，系统设计存在较大缺陷，就有可能重新设计系统，使设计周期大大增加。
电子设计自动化EDA （Electronic Design Automation）技术是现代电子工程领域的一门新技术，是一种以计算机为基本工作平台,利用计算机图形学拓扑逻辑学、计算数学以致人工智能学等多种计算机应用科学的最新成果而开发出来的一整套软件工具。
它主要采用并行工程和自顶向下的设计方法,从系统设计入手,在顶层的功能方框图一级进行仿真、纠错,并用VHDL、VerilogHDL 等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路ASIC。
VHDL即超高速集成电路硬件描述语言,主要用于数字系统的结构、功能和接口。
等精度频率计是数字电路中的典型应用，在现代电子领域中是不可缺少的电子测量仪器。
传统的等精度频率计是由中大规模集成电路构成，但这类频率计会产生比较大的延时，测量范围较小，精度不高，可靠性差且电路复杂。
随着集成电路技术的发展，可以将整个系统集成到一个块上，实现所谓的片上系统（SOC）。
片上系统的实现将大大减小系统的体积，降低系统的成本，提高系统的处理速度和可靠性。
第二章 FPGA及MAX+plusII．2.1 FPGA的简介：目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。
一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。
但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。
厂商也可能会提供便宜的但是编辑能力差的FPGA。
因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。
另外一种方法是用CPLD（复杂可编程逻辑器件备）。
早在1980年代中期，FPGA已经在PLD设备中扎根。
CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。
CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。
CPLD和FPGA的主要区别是他们的系统结构。
CPLD是一个有点限制性的结构。
这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。
这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。
而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。
CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。
一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。
允许他们的设计随着系统升级或者动态重新配置而改变。
一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。
2.1.1 FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和IO引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM 即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
因此，FPGA的使用非常灵活。
2.1.2 FPGA配置模式FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM 编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。
如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战2.1.3. 基于HDL的FPGA设计流程(1)设计流程图说明：1、逻辑仿真器主要指modelsim，Verilog-XL等。
2、逻辑综合器主要指LeonardoSpectrum、Synplify、FPGA ExpressFPGA Compiler等。
3、FPGA厂家工具指的是如Altera的Max+PlusII、QuartusII，Xilinx 的Foundation、Alliance、ISE4.1等。
(2)关键步骤的实现（a）功能仿真说明：“调用模块的行为仿真模型”指的是RTL代码中引用的由厂家提供的宏模块IP，如Altera 提供的LPM库中的乘法器、存储器等部件的行为模型。
(b)逻辑综合说明：“调用模块的黑盒子接口”的导入，是由于RTL代码调用了一些外部模块，而这些外部模块不能被综合或无需综合，但逻辑综合器需要其接口的定义来检查逻辑并保留这些模块的接口。
(c)前仿真说明：一般来说，对FPGA设计这一步可以跳过不做，但可用于debug综合有无问题。
(d)布局布线(e)后仿真（时序仿真）2.2 Max+plusⅡ概述Max+plusⅡ是Altera公司提供的FPGACPLD开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。
Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。