拉电阻、下拉电阻的原理和作用
上拉下拉电阻的选择原理
上拉下拉电阻的选择原理上拉下拉电阻是在数字电路设计和微控制器中经常用到的一种元件，用于设置输入端的状态或者确保信号的稳定性。
它们在很多场景中都起到了关键作用，包括开关、计数器、数据总线的驱动等等。
下面，我将详细解释上拉下拉电阻的选择原理。
首先，我们需要明确上拉和下拉的概念。
上拉电阻是将输入端拉高到高电平，而下拉电阻则是将输入端拉低到低电平。
它们的目的是确保输入端在不受外部信号时也能保持在所需的状态，以免发生误操作或干扰。
选择上拉或下拉电阻的原理主要取决于具体的应用场景和需求。
下面将详细介绍几个常见的选择原则。
1. 输入信号的逻辑级别：当输入信号处于低电平时，可以选择使用上拉电阻将其拉高到高电平。
同样，当输入信号处于高电平时，可以使用下拉电阻将其拉低到低电平。
这样可以确保输入信号在正常工作范围内，并且遵循逻辑规则。
2. 信号的稳定性和噪声抑制：如果输入信号在没有外部信号时需要保持在一定的状态，可以使用上拉或下拉电阻。
这样可以防止输入端的浮动，避免干扰信号的干扰或误操作。
3. 电路驱动能力：上拉和下拉电阻的大小也会影响到电路的驱动能力。
较大的电阻值会降低电路的驱动能力，而较小的电阻值则会提高电路的驱动能力。
因此，在选择电阻值时，需要根据电路的要求和输入信号的特性来确定。
4. 电源电压级别：在一些情况下，上拉或下拉电阻的选择还要考虑电源电压级别。
例如，如果电源电压较低，可能需要选择较大的上拉或下拉电阻值来确保输入端稳定在正确的状态。
在实际应用中，为了提高系统的稳定性和抗干扰能力，有时候还会结合使用上拉和下拉电阻。
例如，可以在一个输入端同时连接上拉和下拉电阻，以确保信号在不受外界干扰时仍能保持在正确的状态，同时能够快速响应外部信号变化。
总结起来，上拉下拉电阻的选择原理主要包括输入信号的逻辑级别、信号的稳定性和噪声抑制、电路驱动能力和电源电压级别等因素。
根据具体的应用需求，可以选择合适的电阻值和连接方式来确保输入端在不受外界干扰时能够正常工作。
上拉电阻和下拉电阻的原理以及部分应用总结
上拉电阻和下拉电阻的原理以及部分应用总结推荐图中上下两个电阻分别为下拉电阻和上拉电阻,上拉就是将A点的电位拉高,下拉就是将A点的电位拉低,图中的12k有些是没有画出来的,或者是没有的.他们的作用就是在电路驱动器关闭时,给该节点一个固定的电平.上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS 电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1．驱动能力与功耗的平衡。
以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。
同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。
不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。
以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
单片机上拉电阻和下拉电阻做作用和接线方法图解
单片机上拉电阻和下拉电阻做作用和接线方法图解
摘要: 是不是经常听别人讲，加个试试看，加个下拉电阻试试看，是不是还在疑惑上下拉电阻是什幺，该怎幺用，什幺时候用，有什幺用途? 1.什幺是上下拉电阻：把一个不确定的信号通过电阻连接到高电平，使该信号...
是不是经常听别人讲，加个试试看，加个下拉电阻试试看，是不是还在疑惑上下拉电阻是什幺，该怎幺用，什幺时候用，有什幺用途?
1.什幺是上下拉电阻
：把一个不确定的信号通过电阻连接到高电平，使该信号初始为高电平;
下拉电阻：把一个不确定的信号通过电阻连接到低电平，使该信号初始为低电平;
2.上下拉电阻的接线方法
如下图所示：
电阻R12 将KEY1 网络标识上拉到高电平，在按键S2 没有按下的情况下KEY1 将被钳制在高电平，从而避免了引脚悬空而引起的误动作;
下拉电阻如下图所示：
电阻R29 将DIR 网络标识下拉到低电平，在光耦没有导通的情况下DIR
将被钳制在低电平，从而避免了引脚悬空而引起的误动作;
3.上下拉电阻的作用
提高电路稳定性，避免引起误动作。
第一图中的按键如果不通过电阻上拉到高电平，那幺在上电瞬间可能就发生误动作，因为在上电瞬间的引脚电平。
431上拉下拉电阻作用-定义说明解析
431上拉下拉电阻作用-概述说明以及解释1.引言1.1 概述上拉电阻和下拉电阻是电路中常见的元件，它们在数字电路和模拟电路中起着重要的作用。
上拉电阻和下拉电阻通常用于控制电路中的开关状态，以确保正确的信号传输和电路逻辑运算。
本文将详细探讨上拉电阻和下拉电阻的作用，并介绍它们在不同应用场景下的具体应用。
上拉电阻和下拉电阻是一种电阻器，用于将电路中的信号电压拉高或拉低到特定的电平。
上拉电阻将信号电压拉高，下拉电阻则将信号电压拉低。
在数字电路中，上拉电阻通常用于将逻辑门的输入端连接到高电平，以确保输入信号在断开状态下保持稳定。
下拉电阻则用于将逻辑门的输入端连接到低电平，同样也是为了保持输入信号在断开状态时的稳定性。
在模拟电路中，上拉电阻和下拉电阻用于调整信号的电平。
通过改变电阻的阻值，可以控制信号的幅值和频率响应。
上拉电阻和下拉电阻的作用在模拟电路中更加广泛，涵盖了信号放大、滤波和匹配等多个方面。
在这些应用中，上拉电阻和下拉电阻的精确选择和设计对电路性能至关重要。
总的来说，上拉电阻和下拉电阻在电路中扮演着至关重要的角色。
它们可以确保信号的稳定性和正确传输，以及调整信号的电平和频率响应。
对于电路设计者和工程师来说，了解上拉电阻和下拉电阻的作用和应用是非常重要的，这将有助于优化电路的性能和可靠性。
在接下来的正文部分，我们将更详细地探讨上拉电阻和下拉电阻的作用，并介绍它们在具体应用中的技术要点和实际应用案例。
1.2文章结构文章结构:本文共分为引言、正文和结论三个部分。
引言部分主要概述了上拉下拉电阻的作用和本文结构，引出了文章的目的。
正文部分主要包含了上拉电阻的作用、下拉电阻的作用以及上拉下拉电阻的应用。
结论部分对上拉下拉电阻的作用进行了总结，比较了二者的优劣，并展望了上拉下拉电阻的未来发展。
通过这样的结构安排，本文旨在全面介绍上拉下拉电阻的作用，并探讨其在实际应用中的潜力和发展前景。
1.3 目的本文的目的是探讨431上拉下拉电阻在电路中的作用。
上拉电阻下拉电阻的原理和作用
上拉电阻下拉电阻的原理和作用上拉电阻和下拉电阻是电子电路设计中常用的元件，其原理和作用如下：1.上拉电阻：上拉电阻是一种电阻器，它的作用是将一个信号线拉高到高电平状态。
在数字电路中，上拉电阻通常用来确保信号线在断开连接时保持逻辑高电平，防止其浮动。
当信号线未连接到任何驱动器或信号源时，上拉电阻会向信号线提供一个连接到电源高电平的路径，从而确保信号线保持在逻辑高电平。
上拉电阻的原理是利用电阻的阻值将信号线连接到电源引脚，与电源之间形成一个电阻分压电路。
当信号线未被外部驱动时，上拉电阻会通过电流流向信号线，将其拉高到电源电压，使其保持逻辑高电平。
上拉电阻常用于开关电路、输入/输出电路、微控制器引脚等地方。
例如，在微控制器的输入引脚上加上上拉电阻，当外部信号未连接时，输入引脚会受到上拉电阻的影响，保持在逻辑高电平状态。
当外部信号连接并给出低电平信号时，外部信号能够更容易地拉低输入引脚电压，使微控制器能够检测到这个低电平信号。
2.下拉电阻：下拉电阻与上拉电阻相反，它的作用是将一个信号线拉低到低电平状态。
在数字电路中，下拉电阻通常用来确保信号线在断开连接时保持逻辑低电平，防止其浮动。
它通过提供一个连接到地的路径，将信号线拉低到地电位。
下拉电阻的原理也是利用电阻的阻值将信号线连接到地引脚，与地之间形成一个电阻分压电路。
当信号线未被外部驱动时，下拉电阻会通过电流流向地，将其拉低到地电位，使其保持逻辑低电平。
下拉电阻同样常用于开关电路、输入/输出电路、微控制器引脚等地方。
例如，在微控制器的输入引脚上加上下拉电阻，当外部信号未连接时，输入引脚会受到下拉电阻的影响，保持在逻辑低电平状态。
当外部信号连接并给出高电平信号时，外部信号能够更容易地拉高输入引脚电压，使微控制器能够检测到这个高电平信号。
总之，上拉电阻和下拉电阻在电子电路设计中起着重要的作用。
它们能够确保信号线的稳定性，防止浮动和干扰，从而提高电路的可靠性和抗干扰能力。
上拉电阻和下拉电阻的用处和区别
上拉电阻和下拉电阻的用处和区别上拉电阻的用处：1、当TTL电路驱动CMOS电路时，如果电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须使用上拉电阻，以提高输出的高电平值。
3、为增强输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻以降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限，增强抗干扰能力。
6、提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上、下拉电阻是电阻匹配，有效的抑制反射波干扰。
下拉电阻的用处：1、提高电压准位：a、当TTL电路驱动CMOS电路时，如果TTL电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
b、OC门电路必须加上拉电阻，以提高输出的高电平值。
2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
3、N/Apin防静电、防干扰：在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
同时管脚悬空就比较容易接受外界的电磁干扰。
4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
5、预设空间状态/缺省电位：在一些CMOS输入端接上或下拉电阻是为了预设缺省电位。
当你不用这些引脚的时候，这些输入端下拉接0或上拉接1。
在I2C总线等总线上，空闲时的状态是由上下拉电阻获得6、提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。
【硬件设计】上拉电阻和下拉电阻用法
【硬件设计】上拉电阻和下拉电阻的用法一、什么是上拉电阻？什么是下拉电阻？上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。
二、上拉电阻及下拉电阻作用：1、提高電壓准位：a.当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
b.OC门电路必须加上拉电阻，以提高输出的搞电平值。
2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
3、N/A pin防靜電、防干擾：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
同時管脚悬空就比较容易接受外界的电磁干扰。
4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
5、預設空閒狀態/缺省電位：在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端下拉接 0 或上拉接 1。
在I2C 总线等总线上，空闲时的状态是由上下拉电阻获得。
6. 提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。
同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。
从而提高芯片输入信号的噪声容限增强抗干扰能力。
三、上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
最经典解析：上拉电阻、下拉电阻、拉电流、灌电流
(一)上拉电阻的使用场合：1、当TTL电路驱动S电路时，如果TTL电路输出的高电平低于S电路的最低高电平〔一般为3.5V〕，这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在S芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
同時管脚悬空就比拟容易承受外界的电磁干扰〔MOS器件为高输入阻抗，极容易引入外界干扰〕。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比拟容易承受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
(二)上拉电阻阻值的选择原那么包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大：电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小：电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理。
(三)对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进展设定，主要需要考虑以下几个因素：1．驱动能力与功耗的平衡。
以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。
同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适中选择以能够向下级电路提供足够的电流。
3．上下电平的设定。
不同电路的上下电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。
以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4．频率特性。
以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。
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一.应用1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，以提高输出的高电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理。
二.原理：上拉电阻实际上是集电极输出的负载电阻。
不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。
工作在线性范围就不多说了，在这里是讨论的是晶体管是开关应用，所以只谈开关方式。
找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。
但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现OC、OD输出的芯片。
由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。
但是一个电路设计是否优秀这些细节也是要考虑的。
集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。
因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。
三.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).2. 对于输出管脚:1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能).其工作原理是:在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS 电路上下拉电阻阻值以几十至几百K为宜.[转贴]原信息URL：/html/blog/1828/25404.htm上拉电阻：1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:-1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k之间选取。
对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1．驱动能力与功耗的平衡。
以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2．下级电路的驱动需求。
同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3．高低电平的设定。
不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。
以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4．频率特性。
以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。
上拉电阻的设定应考虑电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。
OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。
选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。
如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。
当输出高电平时，忽略管子的漏电流，两输入口需200uA200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。
选10K可用。
COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。
1. 电阻作用：l 接电组就是为了防止输入端悬空l 减弱外部电流对芯片产生的干扰l 保护cmos内的保护二极管,一般电流不大于10mAl 上拉和下拉、限流l 1. 改变电平的电位，常用在TTL-CMOS匹配2. 在引脚悬空时有确定的状态3.增加高电平输出时的驱动能力。
4、为OC门提供电流l 那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。
l 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。
反之，l 尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!2、定义：l 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！l 上拉是对器件注入电流，下拉是输出电流l 弱强只是上拉电阻的阻值不同，没有什么严格区分l 对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。
3、为什么要使用拉电阻：l 一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。
l 数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！l 一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。
l 上拉电阻是用来解决总线驱动能力不足时提供电流的。
一般说法是拉电流，下拉电阻是用来吸收电流的，也就是你同学说的灌电流电阻在选用时，选用经过计算后与标准值最相近的一个！P0为什么要上拉电阻原因有：1. P0口片内无上拉电阻2. P0为I/O口工作状态时，上方FET被关断，从而输出脚浮空，因此P0用于输出线时为开漏输出。
3. 由于片内无上拉电阻，上方FET又被关断，P0输出1时无法拉升端口电平。
P0是双向口，其它P1，P2，P3是准双向口。
不错准双向口是因为在读外部数据时要先“准备”一下，为什么要准备一下呢？单片机在读准双向口的端口时，现应给端口锁存器赋1，目的是使FET关断，不至于因片内FET导通使端口钳制在低电平。
上下拉一般选10k！芯片的上拉/下拉电阻的作用最常见的用途是,假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上,当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对MOS电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑又保正输入不会漂空改变电平的电位，常用在TTL-CMOS匹配；在引脚悬空时有确定的状态；为OC门的输出提供电流；作为端接电阻；在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线；嵌位；上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法要看在什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！另外，没有说输入加下拉，输出加上拉的，有时候没了某个目的也可能同时既有上拉又有下拉电阻的！加接地电阻－－下拉加接电源电阻－－上拉对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。