重理工 集成电路设计原理思考题、作业、提问答案大全
集成技术思考题参考答案 第5稿
第一章绪论1.请叙述系统集成的概念、目的以及所涉及关键技术。
所谓系统集成，就是通过结构化的综合布线系统和网络技术，将各个分离的产品、功能和信息等集成到相互关联的、统一和协调的系统之中，使资源达到充分共享，发挥整体效益，以达到整体性能最优。
系统集成优点是使所要达到的目标-整体性能最优，所有部件和成分合在一起后不但能工作，而且所组成全系统具有低成本的、高效率的、性能匀称的、可扩充性和可维护的特点。
系统集成是一种新兴技术与服务方式，是近年来国际信息服务业中发展势头最猛的一个行业。
系统集成包括功能集成、网络集成、软件界面集成等多种集成技术。
具体涉及到不同信息在集成系统各层次上的融合、各不同层次的总体配臵、信息流的分配与控制、系统的优化及多目标优化与决策、系统的建模、系统接口和操作系统的设计以及系统的可靠性等关键技术。
2.什么是负载效应？如何消除测量系统的负载效应？负载效应广义概念是指某一系统(或环节)后接另一系统(或环节)，由于其相互作用和影响而产生的种种现象。
两个环节连接，系统前后环节之间发生能量交换会产生如下现象：①两系统连接处甚至整个系统的状态和输出都发生变化；②两系统共同构成一个新系统，会保留原两系统的主要特征，但与原系统直接串联或并联后的特征不一致。
负载效应狭义概念是由于负载变化而引起输出稳定量变化的效应。
测量系统的负载效应指测量系统与被测对象之间、测量系统内部各环节之间互相联接相互作用而产生的现象。
接入测量装臵，形成被测对象负载，故尽量采用非接触传感方式减少负载效应；后接环节总是成为前面环节的负载，并对前面环节的工作状态产生影响。
减少其负载效应措施包括：①后接环节提高后续环节(负载)输入阻抗；②在原来两个相联接的环节中，插入高输入阻抗、低输出阻抗放大器，减小吸取前面环节能量，减小承受后一环节后电压输出变化，减轻总的负载效应; ③使用反馈或零点测量原理，使后面环节几乎不从前环节吸取能量。
第二章集成系统传感器选择3.如何理解传感器发展的微型化、智能化、多功能化、集成化特点？⑴传感器微型化指传感器尺寸极度缩小，如敏感元件的尺寸从微米级到毫米级、甚至达到纳米级，主要采用精密加工、微电子以及微机电系统技术。
集成电路设计基础作业解答(8～12)
1、 求N ＋硅NMOS 晶体管的阈值电压和体因子K 。
设t OX =0.1um ， N A ＝3×1018/cm 3。
多晶硅栅掺杂浓度N D ＝1020/cm 3。
氧化层和硅界面处单位面积的正离子电荷为1010cm -3 解答：（1）P 型衬底体因子OXA S C N q K ε2=，其中C q cm F cm N S A 1914318106.1/10854.89.11/103--⨯=⨯⨯=⨯=，，εmT C OXOXOX μεε1.09.30⨯==。
计算可得V K 13.29=（2）V T 有三部分组成：a 、平带电压V FB ；由两部分组成OXOXbulk poly FB C Q V -=-φ。
其中bulk poly -φ为栅多晶硅和体硅的功函数差；)ln(DA bulk poly N N q kT米势＝多晶硅费米势－硅体费=-φ Q ox 为界面电荷；b 、降落在栅氧上的电压OXA OX n A OX C QC Q Q V ≈+=；其中F S A S S A F A qN qN Q φεφεφ42)2(≈=c 、半导体表面势)ln(2iA F F F n N q kT＝是衬底费米势，其中φφφ。
所以得到F OXA OX OX bulk poly F OX FB thC QC Q V V V φφφ22+--=++=- 带入相应数值得到当没有衬底偏置效应时（V SB ＝0）阈值电压为V th ＝28.9V 阈值电压的通式为：)22(),(00F SB F th th SB th V K V V V V φφ-++=评注：这个的数字很不正常，一般电路中MOS 器件的阈值电压只有0.7～0.8V 左右。
体效应系数只有0.3左右。
产生这些偏差的原因是衬底浓度太高（3e1018）。
一般的衬底浓度只有1015～1016量级7.1 已知一自举反相器如图题7.1所示，其负载管的W/L ＝2，设其他参数委V T =0.7，V DD =5V ，k ’=1×10-5A/V 2, 忽略衬底偏置效应。
超大规模集成电路设计 作业 问题解答
1. Q ：PMOS 和NMOS 晶体管有相同的W ，L 尺寸，并且他们的V gs ，V ds 也相同，该电压使PMOS 和NMOS 同时处于饱和工作区，请问这两个晶体管中谁的饱和电流更高，为什么？A ：NMOS 的饱和电流更高，和载流子有关，P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于P 管，因此要增大P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等2. Q ：论述静态CMOS 反相器的工作原理及其优点。
A ：工作原理：输入In 为1时，PMOS 截止，NMOS 导通，输出节点和接地节点之间存在直接通路Out 为0，输入为0时，PMOS 导通，NMOS 截止，输出节点和电源之间存在直接通路Out 为1。
V DD优点：1）输出高电平和低电平分别为VDD 和GND ；2）逻辑电平与器件的相对尺寸无关（无比逻辑），所以晶体管可采用最小尺寸，稳态时输出和VDD 或GND 之间总存在一条具有有限电阻的通路； 3）CMOS 反相器输入电阻极高，稳态输入电流几乎为零；4）CMOS 在稳态情况下电源线和地线没有直接通路，没有电流存在（忽略漏电流），因此该门不消耗任何静态功耗。
3. Q ：两个串联的NMOS 晶体管M1，M2（如下图），已知M1和M2的体电压，M1的源、漏电压，电流，及M1和M2的尺寸（W/L ），求M2的阈值电压，漏电压，并指出M2当前处于哪一工作区（注：NMOS 晶体管零阈值电压V T0n =0.6 V ，费米电势近似 -0.3V ，体效应系数为0.4，工艺跨导为8.9x10-5A/V 2，V DSATn =0.63V 忽略沟道调制影响）。
A ：222202SB S B V V V V =−=−=，0T T V V γ=+，20.60.40.94T V V =+=，2222DS GS GS T V V V V =>−，所以M2可能处于夹断饱和工作区，还有可能发生速度饱和，因此先考虑发生夹断饱和时的漏电压，()2222n D GS T k I V V =−，222GS T T V V V ==20.94 2.16GS V V ==，221 2.162 4.16D GS D V V V V =+=+=，由2D DSATn V V >，确定M2发生速度饱和，因此222()2DSAT D n GS T DSAT V I k V V V ⎛⎞=−−⎜⎟⎝⎠，2222DSAT D n GS T DSATV I k V V V ⎛⎞+⎜⎟⎝⎠=+，32520.2100.6338.91020.94 2.440.63GS V V −−×⎛⎞+⎜⎟××⎝⎠=+=， 2212.442 4.44D GS D V V V V =+=+=4. Q ：有三个反相器组成的反相器链，输入电容为C i =1pF ，负载电容为C L =1000pF ，如果第一个反相器I 1的尺寸为1，传播延时t p1为70ps （注：γ=1），（1） 请确定其他两个反相器I 2、I 3的尺寸，使反相器链的传播延时最小，并计算该情况下的最小延时；（2） 如果第一个反相器I 1尺寸不变，并且允许在其后边增加任意数目的反相器使反相器链的延时最小，请确定插入反相器的数目，并计算该情况下的最小延时。
集成电路设计基础作业题解答～
第五次作业4.14、改正图题4.14所示TTL 电路的错误。
如下图所示：解答：(a)、B A B A Y ••=•=0，A,B与非输出接基极，Q 的发射极接地。
从逻辑上把Q 管看作单管严禁门便可得到B A Y •=。
逻辑没有错误！若按照题干中所示接法，当TTL 与非门输出高电平时，晶体管Q 的发射结要承受高压，必然产生巨大的电流。
为了不出现这种情况，可以在基极加一电阻或者在发射极加一二极管。
但发射极加二极管后会抬高输出的低电平电压。
所以只能在基极加一大电阻，实现分压作用。
此外一种方法是采用题4.15（a ）图中的A 输入单元结构。
(b)、要实现由，我们可以使用线与＋得到和B A B A 。
但题干中的线与功能不合理。
若其中一个为高电平且此外一个为低电平时，高电平输出降会往低电平输出灌电流，从而容易引起逻辑电平混乱。
为了消除这一效应，可以在各自的输出加一个二极管。
(c)、电阻不应当接地，应当接高电平 (d)、电阻不应当接VCC ，而应当接低电平4.15、试分析图题4.15（a ），(b)所示电路的逻辑功能。
解答：图（a ）中，单元1实现了A 的电平输入，B 是A 的对称单元。
功能单元2实现了A 和B 输入的或逻辑功能单元4充当了Q8管的泄放网络，同时抬高了Q3,Q4管的输入逻辑电平，此外该单元还将或的结果传递给了Q8管 功能单元3中的Q8管实现了非逻辑，Q6和Q7复合管加强了输出级的驱动能力。
综上所述，4.15（a ）电路实现功能为B A Y +=，即或非的功能图(b)中，Q1,Q2管仍然实现传递输入的功能，Q3,Q4管实现或非的功能 Q6管和Q5管以及R5,R7共同组成的泄放网络实现了电压的传递Q9管实现了非功能，Q7,Q8管仍然是用来驱动负载的。
Q9管和Q7,Q8轮流导通综上所述，4.15（b ）实现的功能为B A B A Y +=+=第六次作业：5.1已知一ECL 电路如图题5.1所示，其Vcc=0V ，V EE ＝－4.5V ，V BEF ＝0.8V ，V BB ＝－1.2V ，逻辑摆幅V L ＝0.8V 且对称于参考电压，各管的I E,MAX =5mA ，并假设输入和输出的逻辑电平V i ，V o 互相匹配，且忽略基极电流的影响。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
集成电路思考题
集成电路思考题思考题1、将硅单晶棒制作成硅⽚包括哪些⼯序？切断、滚磨、定晶向、切⽚、倒⾓、研磨、腐蚀、抛光、清洗、检验。
2、切⽚可决定晶⽚的哪四个参数？晶向、厚度、斜度、翘度和平⾏度。
3、硅单晶⽚研磨后为何要清洗？硅⽚清洗的重要性：硅⽚表⾯层原⼦因垂直切⽚⽅向的化学键被破坏成为悬挂键，形成表⾯附近的⾃由⼒场，极易吸附各种杂质，如颗粒、有机杂质、⽆机杂质、⾦属离⼦等，造成磨⽚后的硅⽚易发⽣变花发蓝发⿊等现象，导致低击穿、管道击穿、光刻产⽣针孔，⾦属离⼦和原⼦易造成pn结软击穿，漏电流增加，严重影响器件性能与成品率4、硅⽚表⾯吸附杂质的存在形态有哪些？对这些形态按何种顺序进⾏清洗？被吸附杂质的存在状态：分⼦型、离⼦型、原⼦型清洗顺序：去分⼦－去离⼦－去原⼦－去离⼦⽔冲洗－烘⼲、甩⼲5、硅⽚研磨及清洗后为何要进⾏化学腐蚀？腐蚀⽅法有哪些？⼯序⽬的：去除表⾯因加⼯应⼒⽽形成的损伤层及污染腐蚀⽅式：喷淋及浸泡6、CMP包括哪2个动⼒学过程？控制参数有哪些？包括：边缘抛光：分散应⼒，减少微裂纹，降低位错排与滑移线，降低因碰撞⽽产⽣碎⽚的机会。
表⾯抛光：粗抛光，细抛光，精抛光7、集成电路制造过程中常⽤的1号、2号、3号清洗液组成是什么？各有什么⽤途？8、硅⽓相外延⼯艺采⽤的衬底不是准确的晶向，通常偏离（100）或（111）等晶向⼀个⼩⾓度，为什么？为了得到原⼦层台阶和结点位置，以利于表⾯外延⽣长。
9、外延层杂质的分布主要受哪⼏种因素影响？外延温度，衬底杂质及其浓度，外延⽅法，外延设备等因素影响。
10、异质外延对衬底和外延层有什么要求？1. 衬底与外延层不发⽣化学反应，不发⽣⼤量的溶解现象；2.衬底与外延层热⼒学参数相匹配，即热膨胀系数接近。
以避免外延层由⽣长温度冷却⾄室温时，产⽣残余热应⼒，界⾯位错，甚⾄外延层破裂。
3.衬底与外延层晶格参数相匹配，即晶体结构，晶格常数接近，以避免晶格参数不匹配引起的外延层与衬底接触的界⾯晶格缺陷多和应⼒⼤的现象。
集成电路专业导论思考题
第一章：1 第一只晶体管发明是在哪个国家？哪个实验室？发明人是谁？答：美国Bell实验室肖克莱2 第一片IC发明是在哪个国家？哪个公司？发明人是谁？答：美国TI公司Kilby3 按规模分类IC有几种？简要说明每种类型的集成度？答4 按功能分类IC有几种？简要说明每种类型的特征？答：①数字电路：它是指处理数字信号的集成电路，即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路。
由于这些电路都具有某种特定的逻辑功能，因此也称它为逻辑电路。
根据它们与输入信号时序的关系，又可以将该类集成电路分为组合逻辑电路和时序逻辑电路。
②模拟电路：它是指处理模拟信号（连续变化的信号）的集成电路。
模拟集成电路又可以分为线性和非线性集成电路。
③数字模拟混合电路：既包含数字电路，又包含模拟电路的新型电路称为数模混合集成电路。
5 按器件结构分类IC有几种？简要说明每种类型的特征？答：①单片集成电路：它是指电路中所有的元器件都制作在同一块半导体基片上的集成电路。
这是最常见的一种集成电路，在半导体集成电路中最常用的半导体材料是硅，除此之外，还有GaAs等半导体材料。
1.双极型：这种电路采用的有源器件是双极晶体管，这正是取名为双极集成电路的原因。
双极晶体管是由于它的工作机制依赖于电子和空穴两种类型的载流子而得名。
分为两种类型：NPN型双极集成电路PNP型双极集成电路优点速度高，驱动能力强；缺点是功耗较大，集成度低。
2.MOS型：这种电路中所用的晶体管为MOS晶体管，故取名为MOS集成电路。
MOS晶体管是由金属-氧化物-半导体结构组成的场效应晶体管，它主要靠半导体表面电场感应产生的导电沟道工作。
分为三种类型：NMOS；PMOS；CMOS（互补MOS）功耗低，集成度高，随着特征尺寸的缩小，速度也可以很高。
3.BiMOS型：同时包括双极和MOS晶体管的集成电路为BiMOS集成电路。
BiMOS集成电路综合了双极和MOS器件两者的优点，但这种电路具有制作工艺复杂的缺点。
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重理工集成电路设计原理思考题、作业、提问答案大全1-1思考题典型PN结隔离工艺与分立器件NPN管制造工艺有什么不同（增加了哪些主1-1-1.1-1-1.典型典型PNPN结隔离工艺与分立器件结隔离工艺与分立器件NPNNPN管制造工艺有什么不同管制造工艺有什么不同（）要工序要工序）？增加工序的的目的是什么？答：分立器件NPN管制造工艺：外延→一氧→一次光刻→B掺杂→二氧→二次光刻→P掺杂→三氧→三次光刻→金属化→四次光刻。
典型PN结隔离工艺：氧化→埋层光刻→埋层扩散→外延→二氧→隔离光刻→隔离扩散、推进（氧化）→基区光刻→基区扩散、再分布（氧化）→发射区光刻→发射区扩散、氧化→引线孔光刻→淀积金属→反刻金属→淀积钝化层→光刻压焊点→合金化及后工序。
增加的主要工序：埋层的光刻及扩散、隔离墙的光刻及扩散。
目的：埋层：1、减小串联电阻；2、减小寄生PNP晶体管的影响。
隔离墙：将N型外延层隔离成若干个“岛”，并且岛与岛间形成两个背靠背的反偏二极管，从而实现PN结隔离。
管的电极是如何引出的？集电极引出有什么特殊要求？1-1-2.NPN1-1-2.NPN管的电极是如何引出的？集电极引出有什么特殊要求？答：集成电路中的各个电极均从上表面引出。
要求：形成欧姆接触电极：金属与参杂浓度较低的外延层相接触易形成整流接触（金半接触势垒二极管）。
因此，外延层电极引出处应增加浓扩散。
典型PN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩1-1-3.1-1-3.典型典型PNPN结隔离工艺中隔离扩散为什么放在基区扩散之前而不放在基区扩散或发射区扩散之后？答：由于隔离扩散深度较深，基区扩散深度相对较浅。
放在基区扩散之前，以防后工序对隔离扩散区产生影响。
1-1作业典型PN结隔离工艺中器件之间是如何实现隔离的？1-1-1.1-1-1.典型典型PNPN结隔离工艺中器件之间是如何实现隔离的？答：在N型外延层中进行隔离扩散，并且扩穿外延层，与P型衬底连通，从而将N型外延层划分为若干个“岛”；同时，将隔离区接最低电位，使岛与岛之间形成两个背靠背的反偏二极管，从而岛与岛互不干涉、互不影响。
通过以上两点实现了器件间的隔离。
1-1-2.设典型PN结隔离工艺允许的最小线宽、外延层的厚度和各相关图形间的设典型PNPN结隔离工艺允许的最小线宽结隔离工艺允许的最小线宽、W，NPN晶体管图形和剖面结构图，W为1μm和间距都为间距都为W画出最小面积画出最小面积NPNNPN晶体管图形和剖面结构图晶体管图形和剖面结构图，并分别估算并分别估算W μm时，在1cm2的芯片面积上可以制作多少各这种相互隔离的最小面积晶体0.50.5μ时，在1cm21cm2的芯片面积上可以制作多少各这种相互隔离的最小面积晶体管。
答：9W，宽为5W，面积min为45W2。
长为长为9W9W，宽为，宽为5W5W，面积，面积minmin为计算略。
21-2思考题在N阱硅栅CMOS基本工艺中做连线有源区和多晶硅可否交叉通过？1-2-1.1-2-1.在阱硅栅CMOSCMOS基本工艺中做连线有源区和多晶硅可否交叉通过？答：不可以交叉通过。
如果是多晶硅与有源区交叉，尚可利用硅栅自对准来注入有源区，有源区被多晶硅分隔成两个不相连通的有源区，符合工艺要求。
但是，如果做金属连线有源区和多晶硅交叉，会引起金属线正下方亦有杂质注入，即两个本来分隔的有源区连通起来了，形成不了源区、漏区、沟道区，不符合工艺要求。
CMOS基本工艺中有源区包括哪些区域，是如何刻蚀出来的？1-2-2.在N阱硅栅阱硅栅CMOSCMOS基本工艺中有源区包括哪些区域，是如何刻蚀出来的？答：有源区包括：1，没有场区氧化层的区域；2，没有多晶硅氧化层的区域；3，没有表面光刻胶层的区域。
（源区、漏区、沟道区、欧姆接触区）如何刻蚀出来：首先通过光刻场区、场区氧化、去氮化硅，确定场区氧化层的分布位置；再通过栅氧化、淀积多晶硅和反刻多晶硅，确定N+多晶硅的分布位置；最后通过光刻有源区，从而最终确定有源区位置。
集成MOS管的衬底电极与分立MOS器件的有何不同？引出时要注意什么？1-2-3.1-2-3.集成集成MOSMOS管的衬底电极与分立管的衬底电极与分立MOSMOS器件的有何不同？引出时要注意什么？答：不同点：集成MOS管的衬底电极都从上表面引出。
而分立MOS器件衬底电极从下表面引出。
注意点：由于P-Sub和N阱的掺杂浓度都较低，为了避免整流接触，电极引出处必须有浓掺杂区，尽量形成欧姆接触。
1-2作业阱硅栅CMOS基本工艺中的有源区包括哪些区域？1-2-1.N1-2-1.N阱硅栅阱硅栅CMOSCMOS基本工艺中的有源区包括哪些区域？答：在N阱硅栅CMOS基本工艺中有源区包括源区（S）、漏区（D）、沟道区（G）、欧姆接触区。
形成MOS管源漏区需要哪些光刻掩膜版？源漏区注入时有哪些介质做掩1-2-2.1-2-2.形成形成MOSMOS管源漏区需要哪些光刻掩膜版？源漏区注入时有哪些介质做掩蔽层？答：需要的掩膜版：N-阱光刻掩膜版、场区光刻掩膜版、多晶硅反刻掩膜版、Pplus光刻掩膜版、Nplus光刻掩膜版。
掩蔽层介质：场区氧化层、多晶硅氧化层、表面光刻胶层。
1-2-3.场区注入和局部氧化有哪些作用？1-2-3.场区注入和局部氧化有哪些作用？答：场区注入：提高P型场区开启电压，既有利于减小表面场区氧化层台阶，场区氧化层可以适当减薄，又有利于抑制闩锁效应。
局部氧化：1.提高场区阈值电压，防止寄生MOS管开启；2.场区氧化层一部分在硅衬底表面之下，使得高出表面部分的氧化层台阶变小，提高了金属布线的可靠性。
1-3作业设计1.3.1中给出的以N阱CMOS工艺为基础的BICMOS工艺流程（见下图）1-3-1.1-3-1.设计设计1.3.11.3.1中给出的以中给出的以NCMOS工艺为基础的工艺为基础的BICMOSBICMOS工艺流程（见下图工艺流程（见下图）。
答：衬底准备（P型）→氧化→光刻n+埋层区→n+埋层扩散→清洁表面→生长p-外延→隔离氧化（薄氧+生长Si3N4）、光刻N-阱(N-well)→N-阱注入，N-阱推进，退火，清洁表面→长薄氧、长Si3N4、光刻场区(active反版)→场区氧化,清洁表面→氧化光刻P扩散区，P区扩散→栅氧化,淀积多晶硅，多晶硅N+掺杂，反刻多晶→光刻P+active注入区（Pplus），P+注入（硅栅自对准）→光刻N+active注入区(Nplus)，N+注入（硅栅自对准）→清洁场区氧化层→绝缘介质淀积，平整化，光刻通孔(via)→蒸镀金属，反刻金属（metal)→清洁绝缘介质层→钝化层淀积，平整化，光刻钝化窗孔(pad)。
2-1思考题集成NPN管与分立NPN管有什么不同？2-1-1.2-1-1.集成集成NPNNPN管与分立管与分立NPNNPN管有什么不同？答：（1）四层三结结构，构成了一个寄生的PNP晶体管（有源寄生）；（2）电极都从上表面引出，造成电极的串联电阻和电容增大（无源寄生）。
有源寄生效应有何影响？如何减小或消除？2-1-2.2-1-2.有源寄生效应有何影响？如何减小或消除？答：影响：答：影响：（1）NPN晶体管正向有源时，寄生PNP晶体管截止,等效为寄生电容；（2）NPN晶体管饱和或反向有源时，寄生PNP晶体管正向有源导通。
有电流流向衬底，影响NPN晶体管的正常工作。
措施：增加n+埋层：①加大了寄生PNP晶体管的基区宽度(到埋层的下边界)；②形成了寄生PNP晶体管基区减速场（埋层的上半区域）。
无源寄生有何影响？2-1-3.2-1-3.无源寄生有何影响？答：集电极串联电阻影响电流放大系数；基极寄生电阻引起发射极电流集边效应，还影响高频增益和噪声性能；发射极串联电阻很小，一般可忽略。
寄生电容包括发射结电容、集电结电容、隔离结电容，PN结电容包括势垒电容、扩散电容、底面和侧面电容，它们都影响着晶体管的频率参数。
管图形尺寸与其主要参数之间有什么关系？2-1-4.NPN2-1-4.NPN 管图形尺寸与其主要参数之间有什么关系？答：（1）电流容量与发射区条长的关系：“电流集边效应”使最大工作电流正比于有效发射极周长：IEmax=αLE-eff（2）饱和压降与集电极寄生电阻的关系：集电极串联电阻，使晶体管饱和压降提高：Vces=Vceso+Ic×rces（3）频率特性与寄生电阻、电容的关系:21/fT=2π*1.4*(reCe+Wb/5Dnb+rces*Cc+δc/Vm+1/2rcesCjs)管常用图形各自的特点是什么？2-1-5.NPN2-1-5.NPN管常用图形各自的特点是什么？答：（1）单基极条形：结构简单、面积小,寄生电容小,电流容量小,基极串联电阻大,集电极串联电阻大。
（2）双基极条形:与单基极条形相比,基极串联电阻小,电流容量大,面积大,寄生电容大。
（3）双基极双集电极形:与双基极条形相比,集电极串联电阻小,面积大,寄生电容大。
（4）双射极双集电极形:与双基极双集电极形相比,集电极串联电阻小,面积大,寄生电容大。
（5）马蹄形:电流容量大,集电极串联电阻小,基极串联电阻小,面积大,寄生电容大。
（6）梳状:它源于基极集电极马蹄形，其主要特点是具有大的电流容量。
通常基极和发射极可以都采用多直条形而集电极采用U型。
电流容量大，集电极串联电阻小，基极串联电阻小，面积大，寄生电容大。
超增益管BC结的偏压为什么要限制在0伏左右？2-1-6.2-1-6.超增益管超增益管BCBC结的偏压为什么要限制在结的偏压为什么要限制在0答：为了减小基区宽度调制的影响。
超增益管的发射区通常采用什么图形？为什么？2-1-7.2-1-7.超增益管的发射区通常采用什么图形？为什么？答：采用圆形发射区。
圆形周界短,受表面态影响小。
2-1作业：分别画出单基极条形和双基极双集电极结构的普通NPN晶体管的平面图2-1-1.2-1-1.分别画出单基极条形和双基极双集电极结构的普通分别画出单基极条形和双基极双集电极结构的普通NPNNPN晶体管的平面图（版图）和剖面图，并详细说明埋层的作用。
答：埋层作用：①埋层的存在加大了寄生PNP晶体管的基区宽度，基区直到埋层的下边界，基区宽度增加意味着复合损失的电子数目增加，减小了寄生PNP晶体管效应。
②由于埋层的上半区域中，掺杂浓度的梯度从中央部分到上边缘处逐渐减小，这对于电子的作用效果与电子运动情况相反，阻碍电子运动，因而形成了寄生PNP晶体管基区减速场，减小了寄生PNP晶体管效应。
③有掺杂的埋层置于C极与B极下部，减小了集电极串联电阻。
画出单基极条形双硼扩散结构的超增益NPN晶体管的平面图（版图）和剖2-1-2.2-1-2.画出单基极条形双硼扩散结构的超增益画出单基极条形双硼扩散结构的超增益NPNNPN晶体管的平面图晶体管的平面图（版图）面图，并说明版图设计以及应用的注意事项。