秒表计时报告

一、摘要在科技高度发展的今天，集成电路和计算机应用得到了高速发展。

尤其是计算机应用的发展。

它在人们日常生活已逐渐崭露头角。

大多数电子产品多是由计算机电路组成。

而且将来的不久他们的身影将会更频繁的出现在我们身边。

各种家用电器多会实现微电脑技术。

电脑各部分在工作时多是一时间为基准的。

本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。

秒表在很多领域充当一个重要的角色。

在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。

关键词：EDA 、秒表设计、VHDL语言二、内容秒表主要由：分频器、扫描显示译码器、十进制计数器、六进制计数器电路组成。

在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。

该数字秒表能对 0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒。

本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。

它还包括1/100s计时器所有的控制，其体积小，携带方便设计了复位开关和启停开关。

复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。

当计时达到59分钟59秒后，蜂鸣器响10声三、设计方法及设计过程1、设计规划本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。

各模块分别完成计时过程的控制功能、计时功能与显示功能。

2、数字秒表系统原理框图七段数码管四、各模块源程序及仿真波形1、分频模块（1）源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clkin:in std_logic;clkout:out std_logic);end fenpin;architecture an of fenpin issignal data:integer range 0 to 10;--比例的最大值signal Q:std_logic;beginprocess(clkin)beginif rising_edge(clkin) thenif (data=9) then Q<= not Q;data<=0；--扩大倍数减一就是if后面的data的值，可根据需要赋值。

else data<=data+1;end if;end if;clkout<=Q;end process;end architecture;（2）仿真波形此仿真是按照比例为10进行仿真的2、计时模块（1）十进制计数器a、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shi isport(clk,rst,en:in std_logic;dout:out std_logic_vector(0 to 3); cout:out std_logic);end entity shi;architecture an of shi isbeginprocess(clk,rst,en)variable q:std_logic_vector(0 to 3);beginif rst='0' then q:=(others=>'0');elsif clk'event and clk='1' thenif en='1' thenif q<9 then q:=q+1;else q:=(others=>'0');end if;end if;end if;if q="0000" then cout<='1';else cout<='0';end if;dout<=q;end process;end an;b、仿真波形说明：rst为复位端，当rst为0时，复位端有效，清零en为使能端，当en为0时，计数器暂停，当en为1时，计数器继续计数，总之，只有当使能端和复位端同时为1时，才能正常计数。

如图所示（2）、六进制计数器a、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity liu isport(clk6,rst6,en6:in std_logic;dout6:out std_logic_vector(0 to 3); cout6:out std_logic);end entity liu;architecture an of liu isbeginprocess(clk6,rst6,en6)variable q:std_logic_vector(0 to 3);beginif rst6='0' then q:=(others=>'0');elsif clk6'event and clk6='1' thenif en6='1' thenif q<5 then q:=q+1;else q:=(others=>'0');end if;end if;end if;if q="0000" then cout6<='1';else cout6<='0';end if;dout6<=q;end process;end an;b、仿真波形说明：rst为复位端，当rst为0时，复位端有效，清零en为使能端，当en为0时，计数器暂停，当en为1时，计数器继续计数，总之，只有当使能端和复位端同时为1时，才能正常计数。

如图所示3、显示模块（1）共阴极数码管a、源程序library ieee;use ieee.std_logic_1164.all;entity xian isport(num:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0));end xian;architecture an of xian isbeginprocess(num)begincase num iswhen"0000"=>led<="0111111";-----------3FH when"0001"=>led<="0000110";-----------06H when"0010"=>led<="1011011";-----------5BH when"0011"=>led<="1001111";-----------4FH when"0100"=>led<="1100110";-----------66H when"0101"=>led<="1101101";-----------6DH when"0110"=>led<="1111101";-----------7DH when"0111"=>led<="0100111";-----------27H when"1000"=>led<="1111111";-----------7FH when"1001"=>led<="1101111";-----------6FH when others=>led<="0000000";-----------00H end case;end process;end an;b、仿真波形4、检测模块（1）检测模块是否达到60分钟a、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity li isport(clk4:in std_logic;e:out std_logic);end li;architecture an of li issignal k: std_logic:='0';beginprocess(clk4)variable a:integer;beginif clk4'event and clk4 = '1' then k <='1';end if;e<=k;end process;end architecture an ;b、仿真波形说明：一旦时间达到60分钟，即最高位有进位（如图clk4），是e一直为1。

5、蜂鸣器模块a、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity feng isport (clk4,enn:in std_logic;ou:out std_logic_vector(4 downto 0);rst:inout std_logic );end feng;architecture j of feng issignal q:std_logic_vector(4 downto 0); beginprocess(clk4,enn)beginif rst = '1' thenif clk4'event and clk4 = '1' then if enn = '0' thenq <= "00000";elseq <= q + 1;end if;end if;end if;ou <= q;end process;process(q)begincase q iswhen "10101" => rst <='0';when others => rst <='1';end case;end process;end j;b、仿真波形说明：这个程序一旦开始执行，只要q达到20就立马停止，用0到20的最低位表示蜂鸣器，所以由0到20的过程也就是蜂鸣器响了10次，如图所示五、总程序及仿真波形1、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu isport(CLK1,RST1,EN1:in std_logic;c0,c1,c2,c3,c4,c5:buffer std_logic_vector(0 to 3);c6:buffer std_logic_vector(0 to 4);clk3,beep,en2:buffer std_logic;u,v,w,x,y,z:out std_logic_vector(0 to 6));end jishu;architecture an of jishu iscomponent fenpin --分频函数调用port(clkin:in std_logic;clkout:out std_logic);end component;component shi --十进制计数器函数调用port(clk,rst,en:in std_logic;dout:out std_logic_vector(0 to 3);cout:out std_logic);end component;component liu --六进制计数器函数调用port(clk6,rst6,en6:in std_logic;dout6:out std_logic_vector(0 to 3);cout6:out std_logic);end component;component xian --数码管显示函数调用port(num:in std_logic_vector(3 downto 0); led:out std_logic_vector(6 downto 0));end component;component li --说明达到60分钟port(clk4:in std_logic;e:out std_logic);end component;component feng --蜂鸣器调用port (clk4,enn:in std_logic;ou:out std_logic_vector(4 downto 0);rst:inout std_logic);end component;signal net1,net2,net3,net4,net5,net6:std_logic;signal s:std_logic_vector(0 to 1);signal ji:std_logic_vector(3 downto 0);begin --例化语句u1: fenpin port map (clkin=>CLK1,clkout=>clk3);u2: shi port map (clk=>clk3,rst=>RST1,en=>EN1,dout=>c0,cout=>net1);u3: shi port map (clk=>net1,rst=>RST1,en=>EN1,dout=>c1,cout=>net2);u4: shi port map (clk=>net2,rst=>RST1,en=>EN1,dout=>c2,cout=>net3);u5:liuportmap(clk6=>net3,rst6=>RST1,en6=>EN1,dout6=>c3,cout6=>net4); u6: shi port map (clk=>net4,rst=>RST1,en=>EN1,dout=>c4,cout=>net5);u7:liuport map (clk6=>net5,rst6=>RST1,en6=>EN1,dout6=>c5,cout6=>net6); u8: xian port map (num=>c0,led=>u);u9: xian port map (c1,v);u10: xian port map (c2,w);u11: xian port map (c2,x);u12: xian port map (c2,y);u13: xian port map (c2,z);u14: li port map (clk4=>net2,e=>en2);u15: feng port map (clk4=>net2,enn=>en2,ou=>c6);beep<= c6(4);end architecture an;2、仿真波形说明：由于把频率为10MHz的脉冲分频为100Hz的脉冲，需要的扩大倍数非常大，所以我把clk1扩大10倍，变为clk3，如下图所示。