N分频器分析与设计
(完整版)N分频器分析与设计
一、实验目的掌握 74190/74191 计数器的功能，设计可编程计数器和N 分频器，设计 (N-1/2)计数器、分频器。
二、实验原理分频是对输入信号频率分频。
1、 CD4017逻辑功能Cp0 Cp1 Rd Q9-Q1 CoX X 1 0（ Q0=1）0↑0 0 每个时钟分别从Q0-Q9一个周期高电1(Q0-Q4=1 时 ) 平信号0 0 每个时钟分别从Q0-Q9一个周期高电0(Q5-Q9=1 时 )↓平信号0 X 0 保持X 1 0 保持2、 74190/74191 逻辑功能U’ / Q2 Q1 Q0 器件Cp1 S’LD’D3 D2 D1 D0 n+1Q3n+1 n+1D n+174190X X 0 X D3 D2 D1 D0 D3 D2 D1 D0 (1)74190 Q Q Q ↑ 1 1 X X X X X Q3n1n 0n (1) 2n74190↑010X X X X8421BCD加计数74190 ↑0 1 1 X X X X 8421BCD减计数74191 ↑0 1 0 X X X X 四位二进制加计数74191 ↑0 1 1 X X X X 四位二进制减计数3、集成计数器级联当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片 74190/74191 计数器级联可根据具体计数需求和增减需求，选用74190 或 74191，选择不同功能、同步或异步设计等。
6、 74190/74191 计数器编程由于没有复位端，因此只能使用置数编程，置数端置为0 即可异步置数。
可根据需求设计 N 进制加法或减法计数器。
N与译码逻辑功能如下。
N 2 3 4 5 6 LD’(Q1n) ’(Q1n Q0n) ’(Q2n ) ’(Q2n Q0n) ’(Q2n Q1n) ’7 8 9 10 11n n n n’n n’n n’nnn(Q2 Q1Q0 ) ’(Q3 ) (Q3 Q0) (Q3 Q1) (Q3 Q1Q0 ) ’N 12 13 14 15 16LD’n n’nnn nn n nn nn’ 1 (Q3 Q2) (Q3 Q2Q0 ) ’(Q3 Q2Q1 ) ’(Q3 Q2Q1Q0)7、 74191 组成 (N-1/2)分频器电路如下图：U5AU315 A QA 31 2B QB106 4011BD_5VC QC9 72 D QDVDDU7A4 ~CTEN5V~1PR11U4A~LOAD135~RCO4~U/D121J1Q1514MAX/MIN 1CLK1CLK16 1K~1Q144030BD_5V74191N~1CLR37476N计数器的两个循环中， 一个循环在 Cp 的上升沿翻转； 另一个是在 Cp 的下降沿翻转， 使计数器的进制减少 1/2 ，达到 (N-1/2) 分频。
【精品】课程设计—分频器的制作
课程设计—分频器的制作电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。
发挥部分：1、200Hz信号的产生 2、倍频信号的产生。
二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。
2、掌握使用与非门、555单稳态产生倍频信号的方法。
三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。
仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。
②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。
这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。
分频器的设计
分频器的设计一、课程设计目的1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。
通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。
2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。
价格在几十元以下的分频器质量难以保证，实际使用表现平庸。
自制分频器可以较少的投入换取较大的收获。
二.内容分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。
正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。
功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。
要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。
在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。
尤其在中、高频部分，分频电路所起到的作用就更为明显。
其作用如下：合理地分割各单元的工作频段；合理地进行各单元功率分配；使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；利用分频电路的特性以弥补单元在某频段里的声缺陷；将各频段圆滑平顺地对接起来。
奇数分频器设计实验报告
奇数分频器实验报告1. 背景奇数分频器是一种电子电路模块，主要用于将输入的时钟信号进行分频，并输出比输入频率低的信号。
奇数分频器的主要应用场景包括计数器、时钟频率降低等。
2. 分析2.1 奇数分频器的工作原理奇数分频器通常采用了三角波类型的振荡器来产生输入时钟信号，并通过相应的逻辑门电路对时钟信号进行分频。
常见的奇数分频器包括模2、模4和模8等。
以模8奇数分频器为例，其工作原理如下：1.奇数分频器接收输入时钟信号，并通过一个振荡器产生三角波类型的输入信号。
2.输入信号经过逻辑门电路进行分频，产生分频后的信号。
3.输出信号经过滤波电路以去除杂散信号。
4.输出信号即为输入信号的1/8。
2.2 奇数分频器的主要特点奇数分频器的主要特点包括：•输入输出频率比例为奇数，如1/2、1/4、1/8等；•分频系数固定，无法调节；•输出信号的相位与输入信号相同；•输出信号的波形稳定，幅值与输入信号相同。
2.3 奇数分频器的设计要求为了设计一个稳定可靠的奇数分频器，需要满足以下要求：•选用合适的逻辑门电路，以实现所需的分频倍数；•设计合适的滤波电路，以去除杂散信号；•保证输入输出电路的匹配性，以确保信号的传输稳定性；•选择合适的元器件，以满足设计要求，并考虑成本和可获得性。
3. 实验步骤及结果3.1 实验步骤本实验以模8奇数分频器为例，设计了以下实验步骤：1.准备实验所需的元器件和设备。
2.搭建电路原型。
3.设计逻辑门电路，实现1/8分频。
4.测试电路，检查信号传输和波形稳定性。
5.调整滤波电路，优化输出信号质量。
6.记录实验数据。
3.2 实验结果在实验中，成功搭建了模8奇数分频器电路，并进行了测试。
实验结果表明，输入信号的频率为100kHz，输出信号的频率为12.5kHz，且波形稳定。
4. 结论在本次实验中，我们成功设计了一个模8奇数分频器，实现了1/8分频。
实验结果表明，输入信号经过分频后，输出信号的频率比例为奇数，并且波形稳定，符合设计要求。
分频器设计实验报告
分频器设计实验报告一、实验目的本次实验的主要目的是设计并实现一个分频器，以深入理解数字电路中频率分频的原理和实现方法，掌握相关的电路设计和调试技能。
二、实验原理分频器是一种数字电路，用于将输入的时钟信号的频率降低为原来的 1/N，其中 N 为分频系数。
常见的分频器有偶数分频器和奇数分频器。
偶数分频器的实现相对简单，可以通过计数器来实现。
当计数器计数值达到分频系数的一半时，输出信号翻转，从而实现偶数分频。
奇数分频器的实现则较为复杂，通常需要使用多个触发器和组合逻辑电路来实现。
在本次实验中，我们将分别设计一个偶数分频器（以 4 分频为例）和一个奇数分频器（以 3 分频为例）。
三、实验器材1、数字电路实验箱2、示波器3、逻辑分析仪4、集成电路芯片（如 74LS 系列芯片）四、实验步骤（一）4 分频器的设计与实现1、原理图设计使用 74LS161 四位二进制同步计数器作为核心器件。
将计数器的时钟输入端连接到输入时钟信号。
将计数器的输出端 Q2 和 Q0 通过与门连接到一个 D 触发器的时钟输入端。
将 D 触发器的输出端作为 4 分频器的输出。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 4 分频。
（二）3 分频器的设计与实现1、原理图设计使用两个 D 触发器和一些组合逻辑门（如与门、或门等）来实现 3 分频。
第一个 D 触发器的输出作为第二个 D 触发器的输入。
通过组合逻辑门对两个 D 触发器的输出进行处理，得到 3 分频的输出信号。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 3 分频。
五、实验结果（一）4 分频器实验结果通过示波器观察输入时钟信号和输出分频信号的波形，发现输出信号的频率为输入信号频率的 1/4，成功实现了 4 分频功能。
分频器实验报告
分频器实验报告分频器实验报告引言：分频器是电子电路中常见的一种器件，它可以将输入信号的频率降低或提高到所需的频率范围内。
在本次实验中，我们将通过搭建一个简单的分频器电路来研究其工作原理和性能。
实验目的：1. 了解分频器的基本原理和工作方式；2. 掌握分频器的搭建方法；3. 研究不同参数对分频器性能的影响。
实验器材：1. 信号发生器；2. 电阻、电容、电感等被动元件；3. 示波器；4. 电源。
实验步骤：1. 搭建分频器电路：根据实验要求，选择合适的被动元件和电路拓扑，搭建分频器电路。
2. 连接信号发生器：将信号发生器的输出端与分频器电路的输入端相连。
3. 连接示波器：将示波器的探头分别连接到分频器电路的输入端和输出端。
4. 设置信号发生器：根据实验要求，设置信号发生器的频率和幅度。
5. 测试分频器性能：通过示波器观察分频器输入信号和输出信号的波形，并记录相关数据。
6. 改变参数：根据实验要求，逐步改变分频器电路中的参数，如电阻、电容、电感等，观察其对分频器性能的影响。
7. 分析实验结果：根据实验数据和观察结果，分析分频器的工作原理和性能特点。
实验结果：通过实验观察和数据记录，我们得到了以下实验结果：1. 分频器的工作频率范围：根据实验所用的被动元件和电路拓扑，我们确定了分频器的工作频率范围。
2. 分频比的变化：通过改变分频器电路中的参数，我们观察到了分频比的变化情况，并记录了相应的数据。
3. 分频器的输出波形：通过示波器观察，我们得到了分频器输出信号的波形，并分析了其特点。
讨论与分析：根据实验结果，我们可以得出以下结论：1. 分频器的工作原理：分频器通过改变输入信号的频率来实现频率的降低或提高。
2. 分频器的性能特点：分频器的性能受到电路拓扑和被动元件参数的影响，不同的参数设置会导致不同的分频比和输出波形。
结论：通过本次实验，我们深入了解了分频器的工作原理和性能特点。
分频器作为一种常见的电子电路器件，在通信、计算机等领域有着广泛的应用。
数字信息技术实验分频器设计报告精品
实验名称：分频器设计实验时间：2015年3月17日上午实验人：一、实验项目分频器设计实验：利用QuatusII仿真实现分频器设计。
二、实验仪器及器件计算机、USB－BLASTER下载线、数字系统实验箱、5V稳压电源。
三、实验目的1、熟悉教学实验板的使用，初步了解掌握Verilog HDL语言和VHDL语言。
2、掌握分辨器原理，熟悉分频器的功用，学习分频器的设计、掌握用Verilog HDL 或者VHDL 语言描述分频器的方法。
3、熟悉和掌握FPGA开发软件QuatusII的基本操作，用QuatusII编译Verilog和VHDL语言。
4、掌握USB－BLASTER下载工具的安装、以及程序下载方法。
5、学会FPGA I/O引脚分配和实现过程。
四、实验要求及内容1、首先下载给定的VHDL硬件描述语言编写的分频器示例程序，读懂程序，编译并仔细观察在实验板上的现象。
2、在QuatusII平台上进行波形仿真。
3、扩展内容：设计分频电路得到3分频器、8分频器和32分频器。
编写分频器的Verilog 或VHDL代码，并仿真，同时给出3、8、32分频仿真波形。
五、实验原理分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。
在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。
偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。
奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。
得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。
超前滞后型锁相环中n分频器的作用
超前滞后型锁相环中n分频器的作用超前滞后型锁相环是一种常见的控制系统，它通过比较输入信号和反馈信号的相位差来调整输出信号，以实现相位同步和频率稳定。
在锁相环中，n分频器起着重要的作用，可以将输入信号进行分频，降低频率，使锁相环对于输入信号的跟踪范围更广，使得锁相环能够更快速地响应输入信号的变化，并且在一定程度上降低系统的不稳定性。
n分频器的作用在于将输入信号的频率降低n倍，这样锁相环的输入频率就会变为原来的1/n，这样可以使得锁相环的相位跟踪范围更广，从而提高了系统的稳定性和可靠性。
另外，n分频器还可以实现对输入信号的频率进行精确的控制，使得锁相环能够更准确地跟踪输入信号的频率变化。
在实际应用中，n分频器通常是一个可编程的模块，可以根据不同的应用需求进行设置和调整。
一般情况下，n分频器的分频比n可以是2的整数次幂，比如2、4、8等等，这样能够便于数字电路进行实现。
同时，n分频器通常还具有锁定检测功能，可以检测输入信号的频率，并且实时监测输出信号的相位差，以保证系统的稳定性和可靠性。
除了上述的作用之外，n分频器还可以用于锁相环中的数字控制环路（DCO）的频率调节。
锁相环中的数字控制环路通常用于对VCO（控制振荡器）的频率进行调节，从而实现对输出信号频率的精确控制。
通过n分频器，可以将输入信号的频率降低n倍，从而有效地降低了数字控制环路对VCO的调节范围，减小了系统的复杂度和成本。
另外，n分频器还可以用于实现频率合成器（frequency synthesizer）中的分频功能。
频率合成器是一种能够通过分频、倍频等方法生成多种不同频率的信号的电路，而n分频器可以用于实现对输入信号频率的分频，从而实现频率合成器的核心功能。
在现代通信系统中，频率合成器和锁相环技术被广泛应用于无线通信、卫星通信、射频识别等领域。
而n分频器作为锁相环和频率合成器中的重要组成部分，其作用不可忽视。
通过对输入信号的频率进行精确的分频，n分频器可以实现对输出信号频率的精确控制，并且提高系统的稳定性和可靠性，从而为现代通信系统的高效运行提供了重要支持。
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一、实验目的
掌握74190/74191计数器的功能，设计可编程计数器和N分频器，设计(N-1/2)计数器、分频器。
二、实验原理
分频是对输入信号频率分频。
1、CD4017逻辑功能
2、74190/74191逻辑功能
3、集成计数器级联
当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程
在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片74190/74191计数器级联
可根据具体计数需求和增减需求，选用74190或74191，选择不同功能、同步或异步设计等。
6、74190/74191计数器编程
由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。
可根据需求设计N进制加法或减法计数器。
N与译码逻辑功能如下。
7、74191组成(N-1/2)分频器
电路如下图：
计数器的两个循环中，一个循环在Cp的上升沿翻转；另一个是在Cp的下降沿翻转，使计数器的进制减少1/2，达到(N-1/2)分频。
三、实验仪器
1、直流稳压电源 1台
2、信号发生器 1台
3、数字万用表 1台
4、实验箱 1台
5、示波器 1台
四、仿真过程
1、按照CD4017和74191功能表验证其功能。
2、74191组成可编程计数器
(1)构成8421BCD十进制加法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
(2)构成8421BCD十进制减法计数器，通过实验验证正确性，列出时序表。
设计图如下：
仿真波形如下
3、74190级联及编程
(1)构成100进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
(U8为高位，U10为低位)
仿真波形如下
(2)构成24进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
4、(N-1/2)分频器
(1)构成5进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
(2)在上述5进制减法计数器，设计4又1/2分频器，f=100kHz作Cp，用双踪示波器观察记录Cp、Q0-Q3、Q T和LD’的波形。
设计图如下：
五、实验结果
1、CD4017组成的7路7节拍的顺序脉冲触发器时序表
1000000
2、74191组成可编程计数器
(1)十进制加法计数器的时序表
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
（2）十进制减法计数器的时序表
1001
1000
0111
0110
0101
0100
0011
0010
0001
0000
3、（N-）分频
（1）5进制减法计数器时序表
0100
0011
0010
0001
0000
（2）4-分频器的、、、、、、、的工作波形
六、注意事项
1、在面包板上插入芯片时，注意芯片的型号与方向，不要把管脚折掉
2、实验现象出现错误，可以用数字万用表的电压功能档进行检查
3、74191的LD’是异步置数
4、用74191做减法计数器时，可以用到功能端
七、实验心得与体会
这次实验课，在用74191做十进制加法计数器时，由于我没有将输入端管脚接地，导致开始时数码管显示出错。
一直检查连线也没发现错误，最后才知道要将输入端管脚接地，这个过程浪费了很多时间。
另外一个比较棘手的问题是在用示波器观察波形时，波形一直无法稳定下来，在调节示波器上也花了很长的时间。
虽然这次实验遇到的问题比较少，但我意识到了细节的重要性。
在实验过程中，如果出现一点小错误，有时就需要花费很大的精力去纠正这个错误。
还有就是实验过程中遇到问题不能紧张和急躁，要保持冷静，慢慢地找出问题并解决问题。