PCB SI信号完整性之反射仿真.
五款信号完整性仿真分析工具
SI五款信号完整性仿真工具介绍(一)Ansoft公司的仿真工具现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。
高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。
目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。
Ansoft的信号完整性工具采用一个仿真可解决全部设计问题：SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。
该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。
该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。
它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。
仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。
(二)SPECCTRAQuestCadence的工具采用Sun的电源层分析模块：Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。
该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。
有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。
PCB信号完整性分析与设计
PCB信号完整性分析与设计在电子设计领域，信号完整性（Signal Integrity，简称SI）是指电路系统中信号的质量和稳定性。
PCB（Printed Circuit Board，印刷电路板）作为电子设备的基础组件，其信号完整性分析与设计直接影响到整个电子设备的工作性能。
本文将探讨PCB信号完整性分析的重要性以及设计策略。
在现代电子系统中，高速数字信号的传输越来越普遍，对PCB信号完整性的要求也越来越高。
如果信号完整性得不到保障，会导致一系列问题，如电磁干扰（EMI）、电源噪声、时序错误等，严重时可能导致系统崩溃。
阻抗不连续：当信号在PCB走线传输时，如果阻抗突变，会导致信号反射，从而影响信号完整性。
串扰：相邻信号线之间的电磁耦合会导致信号间的干扰，影响信号的纯净性。
电源噪声：电源的不稳定或噪声会影响数字系统的时序和稳定性。
接地问题：不合理的接地方式会导致信号间的干扰和电源噪声的引入。
合理规划信号走线：根据信号的特性和频率，选择合适的走线方式，如并行走线、差分走线等，以减小信号间的干扰。
优化阻抗匹配：通过计算和控制阻抗，使信号在传输过程中的反射最小。
减少串扰：通过增加间距、使用屏蔽罩等方式，减小信号间的电磁耦合。
电源和接地设计：采用稳定的电源系统和合理的接地方式，以减小电源噪声和信号干扰。
使用去耦电容：在关键电源和接地节点处使用去耦电容，可以有效吸收电源噪声和减少信号干扰。
信号时序控制：通过合理的设计，保证信号的时序正确，避免因时序错误导致的系统不稳定。
仿真与优化：使用专业的仿真工具对设计进行仿真，根据仿真结果对设计进行优化。
PCB信号完整性分析与设计是保证现代电子系统性能的重要环节。
通过对影响信号完整性的主要因素进行分析，我们可以针对性地提出有效的设计策略。
在实施这些策略时，需要综合考虑系统的复杂性和实际可操作性，确保设计的实用性和有效性。
随着电子技术的发展，我们需要不断地更新和改进信号完整性设计和分析的方法，以满足更高性能、更低功耗、更小体积的电子设备需求。
Cadence SI信号完整性仿真技术
Cadence PCB SI仿真流程——孙海峰高速高密度多层PCB板的SI/EMC(信号完整性/电磁兼容)问题长久以来一直是设计者所面对的最大挑战。
然而，随着主流的MCU、DSP和处理器大多工作在100MHz以上(有些甚至工作于GHz级以上)，以及越来越多的高速I/O埠和RF前端也都工作在GHz级以上，再加上应用系统的小型化趋势导致的PCB 空间缩小问题，使得目前的高速高密度PCB板设计已经变得越来越普遍。
许多产业分析师指出，在进入21世纪以后，80%以上的多层PCB设计都将会针对高速电路。
高速讯号会导致PCB板上的长互连走线产生传输线效应，它使得PCB设计者必须考虑传输线的延迟和阻抗搭配问题，因为接收端和驱动端的阻抗不搭配都会在传输在线产生反射讯号，而严重影响到讯号的完整性。
另一方面，高密度PCB板上的高速讯号或频率走线则会对间距越来越小的相邻走线产生很难准确量化的串扰与EMC问题。
SI和EMC的问题将会导致PCB设计过程的反复，而使得产品的开发周期一再延误。
一般来说，高速高密度PCB需要复杂的阻抗受控布线策略才能确保电路正常工作。
随着新型组件的电压越来越低、PCB板密度越来越大、边缘转换速率越来越快，以及开发周期越来越短，SI/EMC挑战便日趋严峻。
为了达到这个挑战的要求，目前的PCB设计者必须采用新的方法来确保其PCB设计的可行性与可制造性。
过去的传统设计规则已经无法满足今日的时序和讯号完整性要求，而必须采取包含仿真功能的新款工具才足以确保设计成功。
Cadence的Allegro PCB SI提供了一种弹性化且整合的信号完整性问题解决方案，它是一种完整的SI/PI(功率完整性)/EMI问题的协同解决方案，适用于高速PCB设计周期的每个阶段，并解决与电气性能相关的问题。
Allegro PCB SI信号完整性分析的操作步骤，就是接下来将要介绍的。
一、Allegro PCB SI分析前准备：1、准备需要分析的PCB，如下图；2、SI分析前的相关设置，执行T ools/Setup Advisor,进入Database Setup Advisor 对话框，进行SI分析前的设置；（1）设置PCB叠层的材料、阻抗等，点击Edit Cross section，进入叠层阻抗等设置界面。
PCB板级信号完整性的仿真及应用
作者简介：曹宇（１９６９－），男，上海人，硕士，工程师．第６卷第６期２００６年１２月泰州职业技术学院学报ＪｏｕｒｎａｌｏｆＴａｉｚｈｏｕＰｏｌｙｔｅｃｈｎｉｃａｌＩｎｓｔｉｔｕｔｅＶｏｌ．６Ｎｏ．６Ｄｅｃ．２００６摘要：针对高速数字电路印刷电路板的板级信号完整性，分析了ＩＢＩＳ模型在板级信号完整性分析中的作用。
利用ＡＤＳ仿真软件，采用电磁仿真建模和电路瞬态仿真测试了某个实际电路版图，给出了实际分析结果。
关键词：信号完整性；ＩＢＩＳ；仿真；Ｓ参数中图分类号：ＴＰ３９１．９文献标识码：Ａ文章编号：１６７１－０１４２（２００６）０６－００３０－０３信号完整性（ＳＩ，ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ）的概念是针对高速数字信号提出来的。
以往的数字产品，其时钟或数据频率在几十兆之内时，信号的上升时间大多在几个纳秒，甚至几十纳秒以上。
数字化产品设计工程师关注最多的是“数字设计”保证逻辑正确。
随着数字技术的飞速发展，原先只是在集成电路芯片设计中需要考虑的问题［１］在ＰＣＢ板级设计中正在逐步显现出来，并由此提出了信号完整性的概念。
在众多的讲述信号完整性的论文和专著中［２，３］，对信号完整性的描述都是从信号传输过程中可能出现的问题（比如串扰，阻抗匹配，电磁兼容，抖动等）本身来讨论信号完整性，对信号完整性没有一个统一的定义。
事实上，信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度，这个还原程度是指在指定的收发参考端口，发送芯片输出处及接收芯片输入处的波形需满足系统设计的要求［４］。
１、板级信号完整性分析１．１信号完整性分析内容的确定信号完整性分析工作是一项产品开发全流程工作，从产品设计阶段开始一直延续到产品定型。
ＰＣＢ板级设计同样如此。
在系统设计阶段，产品还没有进入试制，需要建立相应的系统模型并得到仿真结果以验证设计思想和设计体系正确与否，这个阶段称前仿真；前仿真通过后，产品投入试制，样品出来后再进行相应的测试和仿真，这个阶段称后仿真。
SI仿真操作
1 SI仿真介绍信号完整性（SIGNAL INTEGRITY简称SI）是指信号在电路中以正确的时序和电压作出响应的能力。
由于信号速率的提高，信号在板级的整个传输链路不再是集中参数，如传输线、过孔、器件封装焊盘、连接器等都要看成分布参数，这些分布参数会造成信号的延时、阻抗不匹配引起的信号反射、速率提高造成的趋肤损耗增大、PCB板材的介电损耗增大等等，这些高速效应均会给信号质量带来一系列恶化影响，如过冲、振铃、非单调性、噪声裕量减小、上升下降沿变缓、眼图恶化、抖动加大等等，最终会导致误码、系统不稳定等多种产品问题。
1.1 SI仿真内容SI仿真分为前仿真和后仿真，主要对DDR和NAND FLASH的信号完整性进行仿真，具体内容包括过冲、振铃和眼图三方面。
过冲：过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压而对于下降沿是指最低电压。
振荡：振荡和过冲在本质上是相同的，在一个时钟周期中,反复的出现过冲和下冲,我们就称之为振荡。
振荡是电路中因为反射而产生的多余能量无法被及时吸收的结果。
振荡根据表现形式可分为振铃和环绕振荡。
振铃为欠阻尼振荡,而环绕振荡为过阻尼振荡。
眼图：指利用实验的方法估计和改善（通过调整）传输系统性能时在示波器上观察到的一种图形。
眼图的成因：由于示波器的余辉作用，扫描所得的每一个码元波形将重叠在一起，从而形成眼图。
阈值电压(Threshold V oltages-V_high_ref and V_low_ref)示波器开始/停止测量的电压，如下图所示：V_high：信号的额定高电平（或最高电压）；V_high_ref：信号高电平的参考电压（80% V_high）；V_low:信号的低电平（或最低电压）；V_low_ref：信号低电平的参考电压（V_low+20%V_high）。
如图1所示：图1T su：信号建立时间；T h：信号保持时间。
信号传输时差：T_high：在眼图中信号高电平所经历的时差（如图2中菱形框中上部分实线横杠所示）T_low：在眼图中信号高电平所经历的时差（如图2中菱形框中下部分实线横杠所示）V_highV_high_refV_low_refV_lowT_highT_lowe y e d i a g r a m图21.2 仿真工具HyperLynx V8.0。
基于Cadence软件高速PCB设计的信号完整性仿真
基于Cadence软件高速PCB设计的信号完整性仿真邓素辉;谭子诚;鄢秋荣;刘明萍;周辉林【摘要】The common signal integrity (SI) problems of signal reflection and crosstalk in high-speed PCB were studied by using the analysis tool of PCB SI in the Cadence software.The simulation steps were given in detail and the waveforms of the simulation were shown.The results show that several methods of termination matching can be applied to solve the reflection problems.Adjusting the line spacing can effectively reduce the signal crosstalk phenomenon.The improvements of signal integrity in PCB were displayed obviously,the method is very helpful in undergraduates' teaching of the EDA design.%基于Cadence软件的PCB SI工具,对高速PCB信号完整性常见问题中的反射和串扰进行了仿真分析.演示了具体的仿真步骤,给出了仿真波形.仿真结果表明,使用不同的端接匹配方式实现了信号反射问题的改善,使用改变线间距的方法减少了信号串扰.直观的展示了PCB仿真设计能够改善信号完整性问题,可用于EDA设计的本科教学实验演示.【期刊名称】《实验室研究与探索》【年(卷),期】2017(036)012【总页数】5页(P116-120)【关键词】高速PCB;信号完整性;反射;串扰【作者】邓素辉;谭子诚;鄢秋荣;刘明萍;周辉林【作者单位】南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031【正文语种】中文【中图分类】TN410 引言随着电子产品朝着高速率、高密度、小体积的方向发展，电子系统设计领域已经进入GHz及以上的设计领域。
电路板级的信号完整性问题和仿真分析
电路板级的信号完整性问题和仿真分析摘要：今天随着电子技术的发展，电路板设计中的信号完整性问题已成为PCB设计者必须面对的问题。
信号完整性指的是什么？信号在电路中传输的质量。
由于电子产品向高速、微型化的发展，导致集成电路开关速度的加快，产生了信号完整性问题。
常见的问题有反弹、振铃、地弹和串扰等等。
这些问题将会对电路板设计产生怎样的影响？通过理论分析探讨，找到解决它们的一些途径。
传统的PCB设计是在样机中去测试问题，极大的降低了产品设计的效率。
使用EDA工具分析，可以将问题在计算机中进行暴露处理，降低问题的出现，提高产品的设计效率。
这里以Altium Designer 6.0工具为例，介绍分析解决部分信号完整性问题的方法。
关键词：信号完整性 Altium Designer 6.0 仿真分析[中图分类号] O59 [文献标识码] A [文章编号] 1000-7326（2012）04-0125-0320世纪初叶，科学家先后发明了真空二极管和三极管，它代表人类进入了电子技术时代。
随后半导体晶体管和集成电路的出现，将电子技术推向了一个新的时期。
特别是IC芯片的发展，使电子产品越来越趋向于小型化、高速化、数字化。
但同时却给电子设计带来一个新的问题：体积减小导致电路的布局布线密度变大，而同时信号的频率也在迅速提高，如何处理越来越快的信号。
这就是我们硬件设计中遇到的最核心问题：信号完整性。
为什么我们以前在学校学习和电子制作中没有遇到呢？那是因为在模拟电路中，采用的是单频或窄频带信号，我们关心的只是电路的信噪比，没有去考虑信号波形和波形畸变；而在数字电路中，电平跳变的信号上升时间比较长，一般为几个纳秒。
元件间的布线不会影响电路的信号，所以都没有去考虑信号完整性问题。
但是今天，随着GHz时代的到来，很多IC的开关速度都在皮秒级别，同时由于对低功耗的追求，芯片内核电压越来越低，电子系统所能容忍的噪声余量越来越小，那么电路设计中的信号完整性问题就突现出来了。
高速PCB设计中信号完整性的仿真与分析经验
高速PCB设计中信号完整性的仿真与分析经验信号完整性是高速PCB设计中非常重要的考虑因素之一，它涉及到信号的传输特性、功率完整性和噪声抑制等方面。
为了确保良好的信号完整性，需要进行仿真和分析，下面将分享一些经验。
首先，进行信号完整性仿真和分析时，通常会使用电磁场仿真软件，如HyperLynx、ADS和Siemens Polarion等。
这些软件提供了强大的仿真工具，可以模拟高速信号在PCB板层间、连线延迟、反射噪声和交叉耦合等方面的特性。
在进行PCB布线之前，可以使用S参数仿真来预测信号传输损耗和延迟。
S参数仿真可以帮助确定适当的信号线宽和间距，以确保信号在传输过程中不会过多地损耗信号强度。
另外，还可以使用时间域仿真来观察信号的时钟偏移、波形畸变和振荡等问题。
在信号完整性分析中，功率完整性也是一个重要的考虑因素。
为了确保功率供应的稳定性，可以使用直流仿真来模拟电流分布和功率供应网络的负载情况。
同时，也需要考虑布线的阻抗匹配和电源降噪等因素，以确保信号传输过程中的稳定性和可靠性。
噪声抑制是信号完整性另一个重要的方面。
在高速PCB设计中，尤其是在高频电路中，信号可能会受到电磁干扰、串扰和反射等干扰。
为了抑制这些噪声，可以使用串扰仿真来分析信号互相之间的干扰程度，并采取相应的补救措施，如增加地线和电源平面或添加层间抑制器等。
此外，还可以通过仿真来评估不同布线方案的性能。
通过对比仿真结果，可以选择性能最佳的布线方案，以实现更好的信号完整性。
除了进行仿真分析，还应根据实际情况对设计进行优化，如合理布局和分隔模块、减少信号线长度、使用合适的信号线层间堆叠等。
总结起来，信号完整性的仿真与分析在高速PCB设计中起着至关重要的作用。
通过运用合适的仿真工具和技术，可以提前检测和解决信号完整性问题，提高PCB设计的可靠性和性能。
同时，也需要结合实际经验和优化措施，确保设计的有效性和可行性。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
一、IBIS模型的获取a) 直接找芯片供应商b) 从网上下载i.到Google网站直接搜索某个型号的IBIS模型；ii. 到器件厂商的官方网站下载；iii.从专门提供IBIS模型的网站搜索下载。
c) 仿真器件的SPICE 模型或直接测量二、IBIS模型的转化过程将模型的IBIS格式转化为DML格式，可以使用Allegro自带的Model Integrity.一般有两种方式打开此软件：1、在SPECCTRAQuest下，点击Tools->Model Integrity；2、在Allegro目录下，Model Integrity作为单独的软件存在，只要点下即可。
然后，选择File->Open,打开已经获得的IBIS模型，可同时打开多个芯片的IBIS模型，其界面如下图所示：只要打开IBIS模型，在输出窗口的Parse Messages里，会自动显示关于此模型的错误和警告信息，具体如下图所示：此界面的右下角，如下图所示的方框，可在方框里输入提示错误的行，然后点击左边的，则跳转到该行，进行修改。
对于警告信息，可以不用理会，现在绝大多数的IBIS模型都或多或少有警告信息。
如果想观察模型的波形，可如下图所示进行操作。
也可在选中任一IOCell模型，直接点快捷按钮。
具体操作如下图所示：之后，出现的波形如下图所示：当模型的语法错误修改完毕后，可右击该模型，选择IBIS to DML,如下图所示：若此步可以完成，说明成功转化为DML格式。
保存转化为DML格式的方件，最好把需要用到的DML文件放在同一文件夹里。
此时，可以关闭Model Integrity.三、IBIS模型的注意事项1、确认IBIS模型里PIN的名称与原理图及PCB图的PIN名称一致，特别是对于PGA封装的IC。
例如HI3520芯片，原理图上有一PIN为AM9，而其IBIS模型的名称为AM09，则命名不一致。
这种情况可以转化为DML格式，但在后续仿真中，其模型不能正确被加载。
2、一般不要改动模型里的Model Type,若Model Type与仿真冲突，可通过修改PIN Type或寻找相差不多的模型替代。
3、若想深入理解仿真机理及解决在后续仿真中出现的问题，一定要比较全面的理解IBIS模型，因为在以后出现的问题中，很大一部分是IBIS模型问题。
一、打开BRD文件打开PCB SI，启动Cadence Product Choices界面，如图1-1所示，一般我们选择Allegro PCB SI630(SPECCTRAQuest)，具体如下图所示：接着，选择File->Open,打开所要仿真的BRD文件，此时，出现下图所示界面：二、模型库添加在SPECCTRAQuest界面下，点击Analyze->SI/EMI Sim下的Library,. 添加模型的DML格式文件，如下图所示:添加完成后，点击OK按钮。
三、叠层的设置点击Setup->Cross-section,进行叠层的设置，其界面如下图所示：参数设置好了之后，点击该窗口左下角的OK按钮关闭Layout Cross Section 窗口，这样叠层就设置完毕。
注：上图的Impedance 列表不必输入，它是根据前面输入的介质厚度、线宽和铜厚自动计算出来的，我们每改动一个参数的时候，按一下键盘的Tab 键，Impedance 值就会动态的改变，这样也可以验证PCB 加工厂家提供的叠层参数是否正确。
通常计算出的阻抗值与期望值只要差别不是太大，我们都认为其是正确的，因为每个PCB 加工厂家的工艺水平不同，实际生产出的PCB 的阻抗值与Cadence 理论计算出来的阻抗值肯定是有一定的偏差的。
四、电源层的设置点击Logic->Identify DC Nets,出现如下图所示界面：对于仿真中不涉及到的电源网络可以不进行设置，但如果你对芯片所接的网络不是很清楚，那么建议把所有DC网络的电平值都输入。
五、元件模型分配点击Analyze->SI/EMI Sim->Model,其界面如下图所示：对于阻容类的元件，一般是需要自已创建模型的，而IC类器件则是为其分配现有的模型。
a) 排阻模型的加载点击Creat Model,出现如下图所示界面：点击OK，出现下图所示界面：点击OK完成创建后，可以在图3-4的界面上点击Edit Model，对模型进行编辑，具体如下图所示：对于阻容类的其它元件，创建过程与之类似，故不再赘述b) IC模型的加载选择Find Model,出现如下图所示界面：配制好模型后，点击Close，OK，完成配置。
六、网络的检查当为各个器件分配完模型后，有必要对其进行检查。
具体可通过如下步骤实现。
a) 模型分配情况检查点击Analyze,->SI/EMI Sim->Audit,再选择Net Audit.出现如下图所示界面：点击Audit selected net,出现如下图所示的报告：网络的检查，可分单根信号线和一组信号线。
在具体的仿真中，可先设置一组信号，对其检查，如果发现该组有错误或警告信息，再通过这些信息，对照原理图，确定有问题的网络，再对其进行检查。
这样，比单一网络逐根仿真效率要高些。
如下所示，为创建一组网络的过程。
点击Logic,选择Creat List of Nets,如下图所示：此后的操作步骤之上面类似。
对于叠层、电源层、模型分配及网络检查，也可能过如下设置一步步的实现。
点击Tools->Setup Advisor,出现如下图所示界面：按照上图所示的步骤一步步的做，最后也可以完成上述相关的设置。
b) Class 属性检查在SPECCTRAQuest下，选择Logic->Parts List,进入下图所示界面：对于IC类元件，Class属性为IC。
对于阻容类元件，Class属性为DISCRETE。
对于连接器，Class属性为IO。
c) Pin属性检查选择Logic->Pin Type,如下图所示：注：对于IBIS模型里定义管脚Type为BI，则可在此改为IN或OUT；若IBIS模型里定义管脚Type为OUT，则在此不能改为BI，否则在后续仿真中会出错。
即在此页面下，只能把管脚的Type属性范围改小，不能变大。
七、其它参数的设置点击Analyze->SI/EMI Sim->Preferences,在Simulation下，如下图所示：Pulse cycle count：通过指定系统传输的脉冲数目来确定仿真的持续时间。
Pulse Clock Frequency：确定仿真中用来激励驱动器的脉冲电压源的频率。
Pulse Duty cycle：脉冲占空比。
一般芯片取0.5。
Pulse/Step offset：脉冲偏移量，用来控制主网络驱动器与相邻网络驱动器之间的激励时间差。
如果该值为正，则相邻网络驱动器在主网络驱动器之后产生激励。
Fixed Duration：指定仿真的持续时间长度。
如果该值未确定，则仿真器动态的为每一次仿真选择时长。
当该值确定时，仿真运行的时间就为该项中所确定的固定时间长度。
此项值的大小与波形文件的大小成正比。
Waveform Resolution(Time)：波形分辨率，决定仿真过程中产生波形的采样数据点的多少。
Run Simulation in Debug mode：当选择该模式时，在仿真前仿真器会执行该网络的正确性检查，在检查通过后才进行仿真。
在DevicesModels下，如下图所示：Buffer Delays 缓冲器延时选择。
From library 是从库中获取；On-the-fly 是根据测试负载的参数计算出Buffer Delay 曲线；No Buffer Delay 不考虑缓冲延时。
在实际应用时，我们均是通过器件的DATASHEET 查出测试条件由软件自动计算出Buffer Delay 曲线，因此该项通常设为On-the-fly.在InterconnectModels下，如下图所示：Unrouted Interconnect Models 组合框（对于PCB 板中未连线的信号，采用以下参数）：Percent Manhattan：设定未连接的传输线的曼哈顿距离的百分比，缺省为100%。
Default Impedance：设定传输线特性阻抗，默认为60ohm。
Default Prop Velocity：默认传输速度。
Routed Interconnect Models 组合框（对于PCB 板中已连线信号，采用以下参数）：Cutoff Frequency：表明互连线寄生参数提取所适应的频率范围，缺省为0GHz。
在对IBIS的PACKEG 等寄生参数进行RLGC 矩阵提取时，为了不考虑频率的影响将截止频率设为0，此时的矩阵不依赖于频率，并且提取速度较快，但精度稍差。
当设置了截止频率后，RLGC 矩阵将是综合矩阵，它将基于频率的参数影响，考虑了频率参数影响的RLGC 矩阵具有较高的精度，但提取速度较慢。
如果对该值设置，一般建议设置该值不要超过时钟频率的三倍。
Shap Mesh Size：表明将线看成铜皮的边界尺称范围，即标明作为场分析的最大铜箔尺寸。
如果线宽大于这个尺寸值，则使用封闭形式公式进行模型提取，缺省为50mil。
Via Modeling：表明所采用的过孔模型。
Fast Closed Form：场模拟程序实时产生一个过孔子电路而并没有建立一个近似的RC 电路，这样节省了仿真时间，但没有使用模型那么准确。
Ignore Via：忽略过孔的影响。
Detailed Closed Form：在互连模型库中寻找相近似的过孔模型，如果没有合适的模型，则由场模拟程序产生一个由近似RC 矩阵组成的过孔模型并存储在模型库中。
Diffpair Coupling Window：差分对耦合窗口，表明用来定位差分对相邻网络的基于最小耦合长度的研究窗口的尺寸，缺省值为100 mils。
Topology ExtractionDifferential Extraction Mode：当选中时，规定差分网络只能被当作一对线提取。
当不选时，差分网络能单独地提取。
Diffpair Topology Simplification ：差分拓朴的简化模式，规定首先用提取拓朴的所有耦合路径的最小距离计算，然后不平衡的最大长度为这个最小距离的几倍（默认为8）在SPECCTRAQuest下，选择Analyze->SI/EMI sim->Probe,进入如下图所示界面：注：BRD文件命名不用使用中文字符及一些不常用的字符，如"."，最好只使用字母，数字和下划线的组合。