(完整word版)EDA-VerilogHDL期末复习题总结必过
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【第一章】1、FPGA 芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低，低端的FPGA已逐步取代了传统的数字元件。
先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答：1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4.EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5.基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6.EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的，IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8.EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
Verilog 复习考试总结
3Verilog1.Verilog HDL是一种硬件描述语言，用于从算法级、RTL级、门级到开关级的多种抽象设计层次的数字系统建模。
令行为级描述：数据结构和过程类似C;用于描述算法级和RTL级的Verilog模型。
令结构级描述：用于描述门级和开关级电路；特点：支持门级延时信息和驱动能力等的描述。
VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用；Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用。
2. Verilog HDL设计入门模块(module)模块是Verilog 的基本描述单位模块的定义从关键词module开始，到关键词endmodule结束每条Verilog HDL语句以分号“;”作为结束模块的基本结构(1)、模块定义行以module开头接着给出所定义模块的；模块名括号内给出端口名列表(端口名等价于硬件中的外接引脚，模块通过这些端口与外界发生联系)以分号结束(2)、端口类型说明端口类型只有input、output、inout三种(3)、数据类型说明支持的数据类型有连线类(wire)和寄存器(reg)类两个大类一位宽的wire类可被缺省外，其它凡将在在后面的描述中出现的变量都应给出相应的数据类型说明(4)、描述体部具体)展开对模块的描述(5)、结束行用关键词endmodule标志模块定义的结束它的后面没有分号令行为描述(Behavior)描述行为或功能特性令结构描述(Structure)描述通过什么样的结构方式将不同的实体连接起来用以实现所要求的行为或功能。
测试与仿真令测试平台(Test Bench):在输入端口加入测试信号，从输出端口检测其输出结果是否正确。
令通常将需要测试的对象称之为DUT (Device Under Test)。
令测试模块：要调用DUT;包含用于测试的激励信号源；能够实施对输出信号的检测，并报告检测的结果。
过程语句令Initial:只顺序地执行一次；没有触发条件。
VerilogHDL期末复习
文件扩展名为v，大小写敏感；所有关键字必须小写；标识符（区分大小写）合法字符：26个大小写英文字母；数字0-9；下划线；$等；命名规则：以英文字母或下划线开头；不能出现两条（或以上）连续的下划线；不能和关键字重复。
数据对象：１、常数：整数、实数和字符串。
整数可综合，实数和字符串不可综合。
（１）整数：<位宽>’<进制符号><数字>位宽：数字对应的二进制数的位数；进制符号包括：b或B（二进制），d或D（十进制），o或O（八进制），h或H（十六进制）。
数字中间可用下划线分隔，提高可读性。
十进制数的位宽和进制符号可省略。
若只标进制，未注明位宽，则位宽为（单个位的该进制数对应二进制位宽*该进制数的位数）。
若指明的位宽比数字需要的位宽小，则从左边（高位）截去多余位。
除十进制外，数字中可用x或X（未知），z或Z（高阻）。
位数由所在数字格式决定。
如'hfx等价于'b1111xxxx整数可在其前面加负号，负数的实际值为其对应的二进制补码。
（２）实数（３）字符串２、变量（１）网络型（net type）net型变量的输出值始终根据输入变化而变化，一般用来定义硬件电路中的各种连线。
wire型变量是net型变量中最常用的一种，其取值可以是０、１、x或z。
wire、tri：连线类型，功能完全相同；tri名称仅为增加程序可读性，表示综合后电路有三态功能。
wor、trior：具有线或特性的连线，功能相同。
wand、triand：具有线与特性的连线，功能相同。
tri1、tri0：分别为上拉电阻和下拉电阻。
supply1、supply0：分别为电源（逻辑１）和地（逻辑０）。
（２）寄存器型(register type)reg：常用的寄存器型变量。
（可综合）integer：３２位带符号整数型变量。
（不同资料中可综合性表述不同）real：６４位带符号实数型变量。
（不可综合，表示实数寄存器）time：无符号时间型变量。
VerilogHDL期末考试复习题
VerilogHDL期末考试复习题【第一章】1、FPGA 芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？答：新型芯片的规模越来越大，成本越来越低，低端的FPGA已逐步取代了传统的数字元件。
先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。
随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。
2、EDA 技术的优势是什么？答：1.用HDL对数字系统进行抽象的行为与功能描述以及具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。
2.EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。
3.某些HDL也是文档型的语言，极大地简化了设计文档的管理。
4.EDA具有日益强大的逻辑设计仿真测试技术，极大地提高了大规模系统电子设计的自动化程度。
5.基于EDA技术的设计，由于用HDL表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用FPGA/CPLD实现，也可以直接以ASIC来实现，设计者拥有完全的自主权。
6.EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的，IP核具有规范的接口协议。
良好的可移植与可测试性，为系统开发提供了可靠的保证。
7.EDA技术能将所有设计环节纳入统一的自顶向下的设计方案中。
8.EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。
3、EDA 的设计流程包括哪几个环节？ANS: ①设计输入（原理图/HDL 文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能门级仿真⑤FPGA/CPLD 编程下载⑥FPGA/CPLD 器件电路硬件检测。
eda期末知识点总结.docx
1,用数据流描述方式应注意的问题是什么？1,X状态的传递问题2,限制问题数据流描述是建立在用并行信号赋值语句描述的基础上，当语句中一输入信号的只发生变化时，复制语句就被激活2,写B VHDL中描述始终上升沿，下降沿语句(一共8句) 下降沿：1,CLK='O' AND CLK'LAST_VALUE=”1”2,FALLING_EDGE(CLK)3,CLK，EVENT AND CLK=，O'4,CLK'EVENT AND(CLK='O')AND (CLK，LAST_VALUE=T)上升沿：1,CLK=，r AND CLK，LAST_VALUE=”O”2,RISING_EDGE(CLK)3,CLKEVENT AND CLK=，V4,CLK'EVENT AND(CLK=' 1')AND (CLK,LAST_VALUE=,O5)【选择】3,用原理图编辑层次化设计方法中将已设计好的功能模块包装成原件的命令式什么？FAIL—-CREAT/UPDATE—-CREAT SYMBOL FILE FOR CURRENT.FILE【选择】4结构体描述的是内部功能【选择】5不完整的IF语句实现什么样的逻辑电路？(时序电路)时序电路=组合电路+有储能元件组合电路=逻辑上输出总是当前输入状态的函数不完整的IF语句，默认将不完整的只锁存，股实现的是时'序电路【选择】6,信号的更新时什么时候完整的，跟进程用什么关系？信号的复制要有一个延时，只有在延时以后，才能更新，在进程中，所有信号复制操作几乎是在同事完成的，且是在执行到END PROCESS是才会发生当在进程中存在同一信号有多个复制源实际复制时是最接近END PROCESS的语句的信号【选择】7,对于数据类型中，看了一直接引用而不必声明的是哪一个？VHDI标准中规定标准库STD和工作库WORK是默认打开的BIT数据类型在STD中不必声明【选择】8波形文件的后缀名为.vmf； VHDL的文件名后缀是.vhd 【选择】9进行编译的要求哪三个名字是相同的？工程名，文件名，实体名【选择？】10, FPGA的结构和工作原理是什么？FPGA即现场可编程门阵列，是大规模可编程逻辑器件，结构为查找表逻辑结构，即可编程的查找表结构，大部分FPGA采用基子SRAM的查找表逻辑形成结构，就是用SRAM来构成逻辑函数发生器，一个N输入LUT可以实现N个输入变量的任何逻辑功能11, EDA的设计流程是什么？当中的综合是什么样的过程？当中的关系是否唯一？自顶而下：设计输入(原理图/HDL文本编辑)—- 综合—-FPGA/CPLD适配--时序与功能门级仿真—-FPGA/CPLU 编程下载--硬件测试(综合就是把抽象设计层次中的一种表示转化成另一种表示的过程)综合是将电路的高级语言转换成低级的，可与FPGA/CPLU的基本结构相映射的网表文件互程序，这种过程不是唯一的，综合的优化也不是单方向的【选择】12, EDA的设计当中，CPLU的设计流程是什么？原理图/HDL文本编辑输入--功能仿真--综合优化一一一一综合后仿真一一一一实现一一一一时序仿真及验证一一调试与加载配置【选择】13, CPLU通过什么样的逻辑实现它的逻辑功能？CPLU是基于乘积项的可编程结构实现基逻辑功能，FPGA 可编程的查找表结构【选择】14, IP核设计当中，软IP核是用VHDL 等硬件描述语言的功能块，并不涉及用什么具体电路元件实现这些功能固IP核是完成了综合的功能块，硬IP核提供设计的最终阶段产品【选择】15,信号可不可以带进程？为什么？信号可以带进程，在整个结构体内的任何地方都能适用，变量VARIABLE只能在定义的进程中使用【选择】16, WORK工作库，IEEE,常用资源库，STD, VHDL标准库【选择】17在状态机编码中，以为热吗编码方式就是用几个触发器来实现具体几个状态的状态机，所用触发器最多【名词解释】18, LPM参数可设置模块库；RTL: 寄存器传输级IEEE：常用资源库的设计库名；LAB：逻辑阵列块ASIC:主要指用于某一专门用途的集成电路器件19,7段共阴极，LED段译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY VECLTS ISPORT LA:IN STD_L0GIC_VECT0R(5DOWNTO 0);LEDTS:OUT STD_L0GIC_VECT0R(6 DOWNTO 0);END;ARCHITECTURE ONE OF VELTS ISBEGINPROCESS(A)BEGINCASE A ISWHEN”0000”=>LEDTS<=”0111111”；WHEN”0001”=>LEDTS<=”0000110”；WHEN”0010”=>LEDTS<="1011011”；WHEN”0011 ”=>LEDTS<=" 1001111”；WHEN”0100”=>LEDTS<="1100110”；WHEN”0101”=>LEDTS<="1101101”；WHEN”0110”=>LEDTS<=" 1111101”；WHEN”0111 ”=>LEDTS<=”0000111 ” ；WHEN” 1000”=>LEDTS<=” 1111111”；WHEN” 1001 ”=>LEDTS<=" 1101111 ” ；WHEN''1010''=>LEDTS<=''1110111";WHEN''1011''=>LEDTS<="1111100";WHEN''1100''=>LEDTS<="0111001";WHEN”1101”=>LEDTS<="1011110”；WHEN” 1110”=>LEDTS<=" 1111001 ” ；WHEN"1111"=>LEDTS<="1110001";WHEN OTHERS=>NULL;END CASE;END PROCESS;ENDL;FPGA的配置文件又分为bit文件和mcs文件，bit是通过JTAG接口进行配置的，mcs文件是通过SPI或BPI 接口进行配置的。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
EDA-Verilog HDL期末复习题总结必过
选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
A. 输入端口，位宽为8B. 输出端口，位宽为8C. 输入端口，位宽为7D. 输出端口，位宽为78.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。
EDA verilog hdl考试题和答案
EDA verilog hdl考试题和答案一、选择题（每题2分，共20分）1. 在Verilog HDL中，以下哪个关键字用于定义模块？A. moduleB. endmoduleC. inputD. output答案：A2. Verilog HDL中，以下哪个操作符用于按位取反？A. ~B. !C. ^D. &答案：A3. 在Verilog HDL中，以下哪个关键字用于定义组合逻辑？A. alwaysB. initialC. always_combD. always_seq答案：C4. 以下哪个是Verilog HDL中合法的标识符？A. 2variableB. variable2C. variable$2D. variable_2答案：B5. 在Verilog HDL中，以下哪个关键字用于定义信号的初始值？A. initialB. alwaysC. assignD. defparam答案：A6. 在Verilog HDL中，以下哪个关键字用于定义参数？A. parameterB. defparamC. localparamD. specparam答案：A7. 在Verilog HDL中，以下哪个关键字用于定义一个始终块，该块在仿真开始时执行一次？A. alwaysB. initialC. always_combD. always_ff答案：B8. 在Verilog HDL中，以下哪个操作符用于逻辑与？A. &&B. &C. ||D. |答案：B9. 在Verilog HDL中，以下哪个关键字用于定义一个始终块，该块在信号变化时触发？A. alwaysB. initialC. always_combD. always_ff答案：A10. 在Verilog HDL中，以下哪个关键字用于定义一个三态输出？A. outputB. inoutC. triD. wire答案：C二、填空题（每题2分，共20分）1. 在Verilog HDL中，____关键字用于定义一个始终块，该块在信号的边沿触发时执行。
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选择题1.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）。
A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
2.不完整的IF语句，其综合结果可实现（A）A. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路3.综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D）是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
4.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。
A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
5.以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6.目前应用最广泛的硬件描述语言是（B）。
A. VHDLB. Verilog HDLC. 汇编语言D. C语言7.一模块的I/O 端口说明：“input [7:0] a;”，则关于该端口说法正确的是（ A ）。
A. 输入端口，位宽为8B. 输出端口，位宽为8C. 输入端口，位宽为7D. 输出端口，位宽为78.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→综合→___ __→→适配→编程下载→硬件测试。
正确的是( B)。
①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A．③①B．①⑤C．④⑤D．④②9.下列标识符中，( A)是不合法的标识符。
A．9moon B．State0 C．Not_Ack_0 D．signall10.下列语句中，不属于并行语句的是：( D )A．过程语句B．assign语句C．元件例化语句D．case语句11.已知“a =1’b1; b=3'b001;”那么{a,b} ＝（C）(A) 4'b0011 (B) 3'b001 (C) 4'b1001 (D) 3'b10112.在verilog 中，下列语句哪个不是分支语句？（D ）(A) if-else (B) case (C) casez (D) repeat13.在verilog 语言中整型数据在默认情况与（C）位寄存器数据在实际意义上是相同的。
(A) 8 (B) 16 (C) 32 (D) 6414.大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是（C）A．FPGA 全称为复杂可编程逻辑器件；B．FPGA 是基于乘积项结构的可编程逻辑器件；C．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；D．在Altera 公司生产的器件中，MAX7000 系列属FPGA 结构。
15.请根据以下两条语句的执行，最后变量 A 中的值是（A）reg [7:0] A;A=2'hFF;A．8'b0000_0011 B．8'h03 C．8'b1111_1111 D．8'b1111111116.下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（C）A、always @(posedge clk, negedge reset)if(reset)B、always@(posedge clk, reset)if (!reset)C、always @(posedge clk, negedge reset)if(!reset)D、always @(negedge clk, posedge reset)if (reset)17.关于过程块以及过程赋值描述中，下列正确的是（A）A、在过程赋值语句中表达式左边的信号一定是寄存器类型；B、过程块中的语句一定是可综合的；C、在过程块中，使用过程赋值语句给wire 赋值不会产生错误；D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。
18.Verilog 语言与C 语言的区别，不正确的描述是（ C ）A 、Verilog 语言可实现并行计算，C 语言只是串行计算；B、Verilog 语言可以描述电路结构，C 语言仅仅描述算法；C、Verilog 语言源于C 语言，包括它的逻辑和延迟；D、Verilog 语言可以编写测试向量进行仿真和测试。
19.11. 下列模块的例化正确的是（ C ）。
A. Mydesign design(sin(sin), sout(sout));B. Mydesign design(.sin(sin), .sout(sout));C. Mydesign design(.sin(sin), .sout(sout););D. Mydesign design(.sin(sin); .sout(sout));20.下列关于Verilog HDL语言中模块的例化说法错误的是（ B ）。
A. 在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出B. 在引用模块时，必须严格按照模块定义的端口顺序来连接C. 在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性D. 在语句“Mydesign design( .port1( port1), .port2 (port2)); ”中，被引用的模块为Mydesign 模块21.下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ D ）。
A. reg [3:0] sat //sat 为4 位寄存器B. reg cnt //cnt 为1 位寄存器C. reg [0:3] mymem [0:63] //mymem 为64 个4 位寄存器的数组D. reg [1:5] dig //dig 为4 位寄存器22.下列关于非阻塞赋值运算方式（如b<=a;）说法错误的是（ B ）。
A. 块结束后才完成赋值操作B. b 的值立刻改变C. 在编写可综合模块时是一种比较常用的赋值方式D. 非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小。
23.下列关于阻塞赋值运算方式（如b=a;）说法错误的是（ A ）。
A. 赋值语句执行完后，块才结束B. b 的值在赋值语句执行完后立刻就改变的C. 在沿触发的always 块中使用时，综合后可能会产生意想不到的结果D. 在“always”模块中的reg 型信号都采用此赋值方式24.在下列Verilog HDL运算符中，属于三目运算符的是（ C ）。
A. &&B. ！==C. ？：D. ===25.当 a <0 时，s 的值是（ C ）。
assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0;A. 0B. 1C. 2D. 其他26.在Verilog HDL 语言中的位拼接运算符是（ A ）。
A. { }B. < >C. ( )D. ' '27.下面语句中，信号 a 会被综合成（ B ）。
reg [5:0] a;always @(posedge clk)if (ss>10)a <= 20;else if (ss > 15) a <= 30;A. 寄存器B. 触发器C. 连线资源D. 其他28. 下列程序段中无锁存器的是（ C ）。
29. 程序段如下 :begin:reg[7:0] tem;count = 0;tem = rega;while(tem)beginif(tem[0]) count = count +1;tem = tem >>1;endend如果 rega 的值为 8 ' b10101011，则程序结束后， count 的值是（ ）。
A. 4B. 5C. 6D. 730. 多路选择器简称多路器，它的输入输出端口情况是（ ）。
A. 多输入，多输出B. 多输入，单输出C. 单输入，多输出D. 单输入，单输出填空题A. always @ (al or d) begin if(al) q<= d; endB. always @ (al or d) begin if(al) q<=d;if(!al) q<=!d; endC. always @ (al or d) begin if(al) q<=d; else q<=0; endD. always @ (sel[1:0] or a or b) case(sel[1:0]) 2' b00: q<=a; 2' b11; q<=b; Endcase1.用EDA 技术进行电子系统设计的目标是最终完成ASIC 的设计与实现。
2.可编程器件分为FPGA 和CPLD 。
3.随着EDA 技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL4.设计当中。
5.目前国际上较大的PLD 器件制造公司有Altera 和Xilinx 公司。
6.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。
7.阻塞性赋值符号为= ，非阻塞性赋值符号为<= 。
8.有限状态机分为Moore和Mealy 两种类型。
9.EDA 缩写的含义为电子设计自动化(Electronic Design Automation)10.状态机常用状态编码有二进制、格雷码和独热码。
11.Verilog HDL 中任务可以调用其他任务和函数。
12.系统函数和任务函数的首字符标志为$ ，预编译指令首字符标志为# 。
13.可编程逻辑器件的优化过程主要是对速度和资源的处理过程。
14.大型数字逻辑电路设计采用的IP 核有软IP、固IP 和硬IP。
15.IEEE 标准的硬件描述语言是verilog HDL和VHDL。