数字逻辑时钟设计
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计一、简述数字电子钟是一种用数字显示秒、分、时、日的计时装置,与传统的机械钟相比,它具有走时准确,显示直观、无机械传动装置等优点,因而得到了广泛的应用;小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟;数字电子钟的电路组成方框图如图所示;图数字电子钟框图由图可见,数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器,二十四进制或十二进制计时计数器；秒、分、时的译码显示部分等;二、设计任务和要求用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟,要求如下：1.由晶振电路产生1Hz标准秒信号;2.秒、分为00～59六十进制计数器;3. 时为00～23二十四进制计数器;4. 周显示从1～日为七进制计数器;5. 可手动校时：能分别进行秒、分、时、日的校时;只要将开关置于手动位置,可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正;6. 整点报时;整点报时电路要求在每个整点前呜叫五次低音500Hz,整点时再呜叫一次高音1000Hz;三、可选用器材1. 通用实验底板2. 直流稳压电源3. 集成电路：CD4060、74LS74、74LS161、74LS248及门电路4. 晶振：32768 Hz5. 电容：100μF/16V 、22pF 、3～22pF 之间6. 电阻：200Ω、10K Ω、22M Ω7. 电位器：Ω或Ω8. 数显：共阴显示器LC5011-119. 开关：单次按键10. 三极管：805011. 喇叭：1 W /4,8Ω四、设计方案提示根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计;1. 秒脉冲发生器脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲;如晶振为32768 Hz,通过15次二分频后可获得1Hz 的脉冲输出,电路图如图所示;74LS741Hz图 秒脉冲发生器2. 计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00～59,它们的个位为十进制,十位为六进制;时为二十四进制计数器,显示为00～23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了;周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表所示;按表状态表不难设计出“日”计数器的电路日用数字8代替;所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器;表状态表3.校时电路在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整;置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入;4.整点报时电路当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决;即当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲；当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声;五、参考电路数字电子钟逻辑电路参考图如图所示;图数字电子钟逻辑电路参考图六、参考电路简要说明1. 秒脉冲电路由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用;2. 单次脉冲、连续脉冲这主要是供手动校时用;若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正;如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数;若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正;单次、连续脉冲均由门电路构成;3. 秒、分、时、日计数器这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制;从图3中可以发现秒、分两组计数器完全相同;当计数到59时,再来一个脉冲变成00,然后再重新开始计数;图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能;时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”;所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零;对于日计数器电路,它是由四个D触发器组成的也可以用JK触发器,其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”8;4．译码、显示译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器;5.整点报时当计数到整点的前6秒钟,此时应该准备报时;图3中,当分计到59分时,将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫;当计到分、秒从59：59—00：00时,呜叫结束,完成整点报时;6.呜叫电路呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫;1KHz和500Hz从晶振分频器近似获得;如图中CD4060分频器的输出端Q5和Q6;Q5输出频率为1024Hz,Q6输出频率为512Hz;。
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告实验三、综合实验电路一、实验目的：通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。
二、实验原理：根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路三、实验设备与器件：主机与实验箱四、实验内容：（1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟，要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。
（2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。
（3）实验设计流程：（4）输入输出表：（5）各个功能模块的实现：A、计时功能模块的实现（电路图及说明）秒表部分及说明说明：该部分是实现功能正常计时中的秒部分的计时工作。
如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。
注解：第一个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平VCC第二个163器件：LDN端统一接到清零端ABCD端接地ENP端接到VCC高电平ENT接高电平第一个163的预置位段分钟部分以及说明：说明：该部分是实现功能正常计时中的分部分的计时工作。
江苏大学数字逻辑课程设计数字时钟【范本模板】
JIANGSU NIVERSITY 课程设计报告学院：计算机科学与通信工程班级：网络工程姓名:学号：指导老师：报告日期：2016年1月15日目录Ⅰ.设计目的 0Ⅱ。
设计内容 0Ⅲ.设计原理 0Ⅳ.具体实现 (1)(1）顶层图 (1)（2)代码 (1)1。
24进制： (1)2. 60进制： (2)3。
动态显示: (3)4。
分频器： (4)5。
二路选择器： (5)6。
整点报时： (6)7。
闹钟设置： (7)8.alarmcmp： (8)9。
消抖： (8)Ⅴ。
心得体会 (9)Ⅰ.设计目的设计一个拥有:正常的时分秒计数功能,实现校时校分清零的功能,利用扬声器实现整点报时和闹钟功能的多功能数字钟.Ⅱ.设计内容整个系统分成七个模块进行：计时模块、校时模块、整点报时模块、分频模块、动态扫描模块，动态显示模块、闹钟模块。
l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。
2、能利用实验系统上的按钮实现“校时”、“校分”功能;3、能利用扬声器做整点报时:4、定时闹钟功能5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。
6、报时功能。
报时功能用功能仿真的仿真验证,可通过观察有关波形确认电路设计是否正确.Ⅲ。
设计原理1 计时模块：使用一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。
二十四进制用于计时，六十进制用于计分和计秒.给秒计数器一个1hz的时钟脉冲，分计数器以秒计数器的进位作为计数脉冲，时计数器以分计数器的进位作为计数脉冲。
2 校时模块:分别按下校时键和校分键，计数器增至所需时分数，按下清零键,秒计数器归零。
此处注意事项：①按键“抖动"消除。
利用触发器,如D触发器，利用D 触发器边沿触发的特性,在除去时钟边沿来之前一瞬间之外的绝大部分时间都不能接受输入，从而实现“消抖"。
②校分时,分计数器计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号.③需要设计二路选择器对于正常计数以及校时进行选择。
数字逻辑课程设计报告 电子钟
数字逻辑课程设计报告电子钟数字逻辑课程设计报告-电子钟数字逻辑电路―课程设计报告数字逻辑课程设计报告-----多功能数字钟的同时实现一．设计目的：1.学会应用领域数字系统设计方法展开电路设计。
2.进一步提高maxplusii软件开发应用领域能力。
3.培育学生综合实验能力。
二．实验仪器与器材：1、开发软件maxplusii软件2、微机3、isp实验板se_3型isp数字实验开发系统4、打印机三．实验任务及建议设计一个多功能数字钟：1.能进行正常的时、分、秒计时功能。
1）用m6m5展开24十进制小时的表明；2）用m4m3展开60十进制分的表明；3)用m2m1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下sa键时，计时器快速递减，按24小时循环，并且计满23时返回00。
2)按下sb键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下sc，秒清零。
建议按下“sa”或“sb”均不能产生数字LBP（“sa”、“sb”按键就是存有晃动的，必须对“sa”“sb”展开窭晃动处置。
）3.能够利用实验板上的扬声器并作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500hz。
2）抵达59分后60秒时为最后一声整点报时。
整点报时的频率为1kz。
4.能够惹出时1）闹时的最小时间间隙为10分钟。
2）惹出时长度为1分钟。
3）惹出时声响就是单频的。
5．用maxplusii软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言同时实现各模块的功能，然后再图画出高电路的顶层图。
2）消抖电路可以通过设计一个d触发器来实现，sa、sb、sc等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、表明功能、多路挑选功能、分频功能、报时功能和惹出时等功能模块都用vhdl语言实现。
数字逻辑EDA电子钟课程设计报告
多功能数字钟设计说明：1．系统顶层框图：各模块电路功能如下：1.秒计数器、分计数器、时计数器组成最根本的数字钟，其计数输出送7段译码电路由数码管显示。
2.基准频率分频器可分频出标准的1HZ频率信号，用于秒计数的时钟信号；分频出4HZ频率信号，用于校时、校分的快速递增信号；分频出64HZ频率信号，用于对按动"校时〞，"校分〞按键的消除抖动。
2.多功能数字钟构造框图：一、系统功能概述已完成功能1.完成时／分／秒的依次显示并正确计数，利用六位数码管显示；2.时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；3.定时器：实现整点报时，通过扬声器发出上下报时声音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进展调整；5.闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。
有静音模式。
待改良功能：1. 系统没有万年历功能，正在思考设计方法。
2. 应添加秒表功能。
二、系统组成以及系统各局部的设计1.时计数模块时计数模块就是一个2位10进制计数器，记数到23清零。
VHDL的RTL描述如下：----t_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entityt_h isport(en,clk,clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);endt_h;architecture rtl oft_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en='1' then --异步使能if clk 'event and clk='1' thent:=t+1;if t(3 downto 0)=*"A" then --个位等于10则十位加1t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=*"0"; --个位清零end if;if t>*"23" then --大于23清零t:=*"00";end if;end if;if clr='1' then --异步清零t:=*"00";end if;end if;dout<=t;end process;end rtl;时计数器模块仿真波形如下从仿真波形可知，当计数到23时，下一个时钟上升沿到来时就清零了，符合设计要求。
数字逻辑课程设计(数字时钟)
武汉纺织大学《数字逻辑》课程设计报告题目：院系：专业班级：学号：学生姓名：指导教师：年月日一、引言《数字逻辑》课程设计是配合本课程课堂和实验教学的一个实践性教学环节。
其目的是巩固所学知识，提高实验动手能力，加强综合应用能力，启发创新思维。
其任务是让学生通过动手动脑进行大中型数字逻辑电路的设计、仿真、调试，巩固和应用所学的理论和实验技能；掌握应用EDA开发工具设计大中型数字电路系统的设计流程、仿真、检测技术直至下载到FPGA物理器件进行实际物理测试的能力；提高设计能力和实验技能，为以后进行毕业设计、电子电路的综合设计、研制电子产品等打下基础。
二、系统介绍1.设计平台介绍1)本次《数字逻辑》课程设计使用Altera公司的PLD/FPGA开发软件QuartusⅡ11.0和机房SOPC EDA工具箱。
2)本课程设计使用EP3C80F484C8逻辑芯片，需用Quartus创建一个工程，完成工程中各部分设计后画出总电路图，经过编译后分配管脚，下载到芯片中，在试验箱上连接导线，实现设计。
2.知识点及技术难点分析1)本次课程设计涉及到的知识点主要有：VHDL硬件语言、八段段显示器（数码管）相关知识、时序电路设计、EDA软件及试验箱的使用等。
2)其中较难的是时序电路的设计及EDA软件的使用。
三、设计任务及设计原理1.设计任务此次课程设计课题为数字电子逻辑电路设计，需在试验箱上实现一个24小时制动态显示的数字时钟，具有小时，分钟和秒的显示，且具有整点报时效果（例如在10:59:00开始，每隔2秒发出一次声音，前四次低频率，最后进位时发出高频率声响。
）2.设计原理1)这次课题中需用VHDL硬件语言编出秒钟、分钟、24小时制时钟、8选1数据选择器、八进制计数器、译码器、控制器等7个器件的功能。
2)用控制器实现控制整点报时，快速调小时、分钟，清零秒钟，分频功能。
4HZ脉冲信号经过控制器分频得到1HZ脉冲，512HZ和1024HZ脉冲控制蜂鸣器发出低频率和高频率声音3)秒钟由控制器分频的1HZ频率脉冲控制4)分钟正常情况下由秒钟的进位输出作为脉冲信号控制，在快速调整时间时由4HZ脉冲控制5)时钟同分钟一样。
《数字逻辑》数字时钟课程设计报告
《数字逻辑》课程设计报告题目数字时钟学院（部）信息工程学院专业计算机科学与技术班级计算机一班学生姓名学号201324026 月29 日至7 月 3 日共1 周指导教师（签字）题目一．摘要：钟表的数字化给人们的生产生活带来了极大的方便，并且极大的扩展了钟表原先的报时功能。
诸如定时自动报有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常警、学校的按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯，甚至各种定时电气的自启用等。
所现实的意义。
本次数电课设我组设计的数字时钟是由石英晶体振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路和计时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器在七段显示器上显示时间。
二．关键词：校时计时报时分频石英晶体振荡器三．技术要求：1、有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能；2、有计时功能，时钟不会在计时的时候停下。
计时范围是0~99秒；3、有闹铃功能，闹铃响的时间由使用者自己设置，闹铃时间至少一分钟；4、要在七段显示器（共阴极6片）显示时间；5、电子钟要准确正常地工作。
四、方案论证与选择：钟表的是长期使用的器件，误差容易积累由此增大。
所以要求分频器产生的秒脉冲要极其准确。
而石英晶体产生的信号是非常稳定的，所以我们使用石英晶体产生的信号经过分频电路作为秒脉冲。
秒脉冲信号经过6级计数器，分别得到“秒”、“分”、“时”的个位、十位的计时。
由实际的要求，“秒”、“分”计数器为60进制的计数器，小时为24进制。
由于74LS160十进制加法计数器易于理解使用，我们在设计各个计数器时都是由采用74LS160芯片级联构成。
在计时部分，最小单位是0.01s，我们采用555多谐振荡器产生100HZ的信号作为秒脉冲进入一个4级计数器，计时范围是0~99秒。
石英晶体我们选择的是振荡频率为2ⁿ（我们找到的最小振荡频率为n=15），与四个74LS161组成的计数器来分频，使振荡频率变为1HZ,这样秒脉冲就产生了。
数字逻辑数字时钟课程设计报告
4.2 EWB24 小时计时数字钟基本功能仿真结果 ....................................... 14 4.3EWB 电子钟整体仿真结果 ..................................................... 15 结束语 ........................................................................... 16
选用 EWB 软件，以计算机作为载体。通过使用 EWB 软件，设计实现一个 24 小
第二章
设计总体方案
8
4 计算机学院数字系统课程设计
2.1 总体方案框图
图 2.1 总体方案框图
2.2 设计原理
由 555 定时器构成的振荡器产生稳定的 1Hz 的脉冲信号，作为标准秒脉冲。秒计数
器计 60 后向分计数器进位，分计数器计满 60 后向小时进位，小时计数器设置成 24 进 制计数器，满 24 后清零，重新开始计时。计数器的输出直接送到 LED 显示器。计时出 现误差时可以用校时电路进行校时，校分，校时电路是由一开关接到一个高电位上，当 全按一下开关就传来一个高位脉冲，计数器加一。
2.1 总体方案框图 .............................................................. 4 2.2 设计原理 .................................................................. 4 2.3 元器件的选择及功能分析 ..................................................... 5 2.3.1 选择器件 ............................................................ 5 2.3.2 555 定时器的应用 ..................................................... 5 2.3.3 74290 的应用 ......................................................... 7 2.3.4 与门 ................................................................. 8 第三章 功能模块 ................................................................... 9 3.1 单元电路的设计 ............................................................ 9 3.1.1 秒脉冲发生器......................................................... 9 3.1.2 时间技术单元 ........................................................ 10 3.2 总体设计电路图 ............................................................ 12 第四章 EWB24 小时计时数字钟仿真结果 .............................................. 13
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武汉工程大学计算机科学与工程学院综合设计报告设计名称：硬件基础综合设计设计题目：数字电子钟设计学生学号：专业班级：学生姓名：学生成绩：指导教师（职称）：课题工作时间：2012年12月10 至2012年12月22日说明：1、报告中的第一、二、三项由指导教师在综合设计开始前填写并发给每个学生；四、五两项（中英文摘要）由学生在完成综合设计后填写。
2、学生成绩由指导教师根据学生的设计情况给出各项分值及总评成绩。
3、指导教师评语一栏由指导教师就学生在整个设计期间的平时表现、设计完成情况、报告的质量及答辩情况，给出客观、全面的评价。
4、所有学生必须参加综合设计的答辩环节，凡不参加答辩者，其成绩一律按不及格处理。
答辩小组成员应由2人及以上教师组成。
5、报告正文字数一般应不少于5000字，也可由指导教师根据本门综合设计的情况另行规定。
6、平时表现成绩低于6分的学生，其综合设计成绩按不及格处理。
7、此表格式为武汉工程大学计算机科学与工程学院提供的基本格式（适用于学院各类综合设计），各教研室可根据本门综合设计的特点及内容做适当的调整，并上报学院批准。
成绩评定表学生姓名：高帅学号：1105030206 班级：智能科学与技术02班答辩记录表指导教师评语目录（以下章节名称为参考）摘要 (II)Abstract (II)第一章课题背景（或绪论、概述） (1)1.1 实验设计概述 (1)1.2 实验设计目的意义 (1)第二章设计简介及设计方案论述 (2)2.1 设计构想 (2)2.2 设计思想 (2)2.3 最终设计思路 (5)第三章详细设计 (7)3.1 设计图纸 (7)3.2 设计详解 (8)第四章设计结果及分析 (10)4.1 模拟电路设计分析 (10)4.2 面包板电路设计分析 (10)4.3 综合设计分析 (10)总结 (11)致谢 (12)参考文献 (13)摘要数字时钟设计实验的设立将理论与实际相结合，体现了学以致用的思想。
实验中在参考课程教材以及相关实验指导书的前提下，首先确立实验思想与方法，然后通过模拟电路设计分析，最后在实验箱上实际实现数字时钟。
在实验之前对于各种方法进行各种论证，最后确立先分后总的总体设计思路，并且原理图也是在保持电路稳定性的的前提下尽量简化。
实验设计过程中并不是一帆风顺，有时候也是需要相当的耐力的。
实际电路连接验证过程中问题不断，最后虽然实现了电路功能，但是实验过程更为重要。
实验加深了同学们对74LS160和CD4511应用的认识，并且使实验设计过程不仅仅是对知识能力的一种考察更是对同学们总和素质的一种考察与提高。
实验难度并不是很大，但它却起着一种引导作用，提高对数字逻辑设计的兴趣和对软硬件结合的总和处理能力。
关键词：74LS160；CD4511；进位；级联；清零AbstractDigital clock design experiments will be the establishment of integrating theory with practice, which reflects the idea of studying.The actual circuit connection verification process problem constantly, and finally although realized circuit function, but the process is more important.Experimental deepened the students on 74 ls160 and CD4511 application of understanding, and make the design process for knowledge is not only the ability of a survey of students is a kind of total quality investigation and improve.Keywords：74LS160;CD4511;carry;clear;cascade第一章课题背景（或绪论、概述）1.1 实验设计概述在学习了数字逻辑，已经大致掌握了实验设计思路以及实现方法后，就可以自己设计实验了。
在这里我们选择设计一个数字时钟，做为检验学习程度的一个实验。
数字时钟主要实现秒、分、时的计时功能，所需元器件自选。
本实验具有一定的开放性，但是就本实验室器材限制，大家所选器材还是比较集中。
在设计时钟时都用的七段数码管，而且设计中同学们大多集中选定的74LS161、74LS160以及CD4511等设计组成。
在老师的指导下，同学们先做好大致构思，然后由指导老师指导点评后再在电路模拟软件上进行模拟设计（这里我们选用EWB软件）。
模拟软件设计只是对于设计思路的基本检验，因为如果模拟电路无法实现时钟功能，在实际电路中就更不能实现了。
设计电路确定后根据各自元器件的需求，同学们就开始各自电路的实现了。
在实现电路功能，并经调试无误后，由指导老师提出问题供实验操作同学答疑。
1.2 实验设计目的意义20世纪末，电子技术获得了飞速发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
时间对于人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记时间忘记了做一些事。
但是一旦重要的事情，意识的耽误就可能酿成大祸。
此种数字钟与机械时钟相比具有更高的准确性和直观性。
本时钟的理论依据只是课本上关于各种芯片的介绍，真正的线路原理理论是同学们自己设计出来的。
所以说设计时钟不仅锻炼了同学们的逻辑推理及设计能力，而且还锻炼了同学们的动手操作与排除故障的能力。
想出来也许并不难，但是实际做出来也许并不是那么容易。
在实际设计中使同学们体会到实际电路的一些不确定性并学习故障排除方法。
设计数字钟是同学们真正体会到了知识的力量，以及如何把只是真正运用到实际运用到生活中去。
提高同学们学习本门课程的兴趣，增加学习动力，并且为以后学习跟深层次的东西打下基础。
在硬件方面学会查找与排除问题，这不仅在试验中解决问题而且在学习其他科目以及其他试验中也大有帮助，真正提高了同学们的动手能力。
第二章 设计简介及设计方案论述2.1 设计构想设计时钟基本构想就是按照脉冲计时实现计数和进位功能，并通过译码器译码在数码管上得以显示。
首先分析时钟组成，分析时钟可分为时、分、秒三部分，且分别为二十四、六十、六十进制；其次分析各部分组成，为简单起见因为分与秒都是六十进制所以可以把它们看作是简单的重复罗列，设计思想一致，时单独实现二十四进制；最后将各部分设计连接，各部分设计按各自的接口设计规则分别连接，完成总体连接设计最后进行调试测试。
（如图2-1所示）完成原理线路设计后，在面包板上首先按各模块分别连接线路并分别测试功能，最后实现给部分级联实现时钟功能。
2.2 元器件分析实验用到74LS160计数器6个，CD4511译码芯片6个，74LS00与非门芯片一个，74LS08与门芯片一个，以及共阴极数码管6个,导线若干等。
74LS16074LS16074LS16074LS16074LS16074LS160图 2-1CD4511译码显示CD4511译码显示CD4511 译码显示CD4511 译码显示CD4511 译码显示CD4511译码显示图 2-22.2.1 74LS16074LS160[1]功能简介CLK 是脉冲输入端；RCO 是进位信号输出端；ENP 和ENT 是计数器工作状态端；CLR 是异步清零端；LOAD 是置数端；VCC 接正电源；GND 接地；A 、D 是数据输入端；QA 、QD 是计数器状态输出端。
电源电压5V 输入电压5V 。
其状态表下所示2.2.2 CD4511BCD 七段显示器译码器。
CD4511是一组用来作为BCD 对共阴极LED 七段显示器译码的包装。
其引脚图， 如图2-3所示，其各引脚功能如下：LT ：做灯泡测试用，当LT=0，则不论其它输入状态为何，其输出0A 、0B 、OC 、OD 、OE 、OF 、OG 全部为1， 使七段显示器全亮，即显示8，以便观测七段显示器是否正常。
当LT=1，则正常解码。
BI ：空白输入控制，当BI=0 (LT 为1时)，则不论DCBA 之输入为何，其输出0A 、0B 、OC 、OD 、OE 、OF 、OG 皆为0，即七段显示器完全不亮，此脚可供使用者控制仅对有效数据译码，避免在无意义的数据输入时显示出来造成字型的杂乱。
EL ：数据栓锁致能控制；在CD4511 中，不但具译码功能，更具有数据栓锁的记忆功 能。
当EL=0 时(LT=1 且 BI=1)，DCBA 数据会被送入IC 的缓存器中保存，以供译输 入输 出 注 CLR LD ENT ENP CLK A B C D Q A n+1 Q B n+1 Q C n+1 Q D n+1CO 0 1 1 1 1x 0 1 1 1 x x 1 0 xx x 1 x 0x ↑ ↑ x xx a x x xx b x x xx c x x xx d x x x 0 0 0 0 a b c d 计 数 保 持 保 持0 0清零 置数图2-3码器码；当EL=1 时，则IC中的暂存器会关闭，仅保存原来在EL=0时的DCBA数据供译码器译码。
换句话说当EL=1时，不论DCBA 的输入数据为何，皆不影响其输出，其输出0A、0B、OC、OD、OE、OF、OG仍保留原来在EL由0转为1以前的资料。
CD4511与共阴极七段数码管相连接逻辑图如图2-4所示，其中DCBA分别为由高位到低位的二进制输入信号。
图2-42.2.3 74LS00 74LS08 共阴极数码管74LS00为四组二输入与非门芯片；其中A、B为输入端，Y为输出端，VCC接电源，Y （如图2-5）。
GND接地。
满足AB74LS08为四组二输入与门芯片；其中A、B为输入端，Y为输出端，VCC接电源，GND 接地。
满足Y=AB（如图2-6）。
七段共阴极数码管须将共阴极引脚都接地，然后abcdef分别与输入二进制信号由低位到高位连接（如图2-7）。
2.3 最终设计思路设计中为使设计简洁易于操作处理，所有74LS160芯片都以清零法处理。
其中60进制设计如图（2-8）（模拟电路中采用四输入数码管代替七段数码管）。
当需要进位时通过与门实现，当需要清零时通过与非门实现。
考虑到74LS00与74LS08相对比较简单，所以为了简化电路图这里就用逻辑门符号代替芯片符号了。
这样分秒就设计完成了，其中线路最后的输出为级联脉冲输出，可以方便的级联到下一级。