电工课程设计 加法计数器
电工实验报告 加法计算器
姓名班级 1 学号
实验日期节次教师签字成绩
加法计算器
1.实验目的
熟悉掌握有关时序逻辑电路的组成原理；
通过设计一个简单的计算器，掌握组合逻辑电路、时序逻辑电路的分析和设计方法；
了解及掌握中规模集成电路，了解各个芯片的管脚图及结构图。
能够掌握全加器、计数器等的功能及实现方法；
锻炼自己的动手实践能力，并自己设计电路，培养自己的兴趣。
2.总体设计方案或技术路线
设计一个多功能计算器，它能实现简单的加法运算，只能显示结果为0—16的和数，并能够在数码管上显示，加法运算的实现要求：用四个开关代表四位二进制数，操纵开关，输入二进制数码，则在对应的数码管1上会显示出相应的十进制数，即代表被加数；用同样的方法在另外的四个开关上输入二进制数，则在对应的数码管2上还会出现相应的十进制数，即代表加数；当加数与被加数都输入后，在数码管3和数码管4上出现两数的和，两个数码管可以显示到和的十位。
3.实验电路图
4.仪器设备名称、型号和技术指标
直流稳压电源、试验箱、万用表；
2个74LS00D、1个74LS283D、1个74LS04D、2个74LS08D、1个74LS20D；
单刀双掷开关9个、导线若干。
加减计算器电子课程设计
加减计算器电子课程设计一、课程目标知识目标：1. 学生能理解加减计算器的基本原理，掌握电子元件的功能和使用方法。
2. 学生能运用所学的数学知识，设计并搭建一个简单的加减计算器电路。
3. 学生了解电子技术在日常生活中的应用，理解电子计算器的发展历程。
技能目标：1. 学生能运用所学知识，分析问题，提出解决方案，具备初步的电子电路设计和搭建能力。
2. 学生能通过实际操作，提高动手能力，培养观察能力和问题解决能力。
3. 学生能通过团队合作，学会沟通与协作，提高项目执行能力。
情感态度价值观目标：1. 学生对电子技术产生兴趣，激发学习热情，培养科技创新意识。
2. 学生在课程学习中，培养耐心、细心和专注的品质，养成严谨的科学态度。
3. 学生通过实践，体会团队合作的重要性，培养集体荣誉感和责任感。
课程性质：本课程为实践性课程，结合数学和电子技术知识，培养学生的动手能力和问题解决能力。
学生特点：六年级学生具备一定的数学知识基础，好奇心强，喜欢动手操作，但可能对电子技术了解较少。
教学要求：教师需引导学生运用所学知识，注重实践操作，鼓励学生思考、提问，培养其创新精神和团队合作能力。
通过课程目标的具体分解，使学生在实践中达成学习成果，提高综合素养。
二、教学内容1. 电子元件基础知识：介绍电子元件的分类、功能及使用方法，如电阻、电容、二极管、三极管等。
- 教材章节：电子技术基础2. 加减计算器原理：讲解加减计算器的基本工作原理，引导学生理解数字电路的运算过程。
- 教材章节：数字电路基础3. 电路设计与搭建：指导学生运用电子元件，设计并搭建一个简单的加减计算器电路。
- 教材章节：电路设计与实践4. 数学知识应用：结合教材中的数学知识，分析加减计算器电路中的数值计算过程。
- 教材章节：数学基础知识5. 电子计算器发展史：介绍电子计算器的发展历程，使学生了解科技进步对社会发展的推动作用。
- 教材章节：电子技术发展史6. 团队合作与沟通：通过分组合作，培养学生的团队协作能力和沟通能力。
二十进制加法计数器电路的设计
新疆大学课程设计报告所属院系：电气工程学院专业：电气工程课程名称：电子技术B课程设计设计题目：20进制加法计数器电路的设计班级：电气10-4班学生姓名：克依斯尔.卡合曼学生学号：20102101454指导老师: 王红琳努尔买买提完成日期：2014.01.13 —2014.01.2020进制加法计数器电路的设计1．设计目的（1）了解EDA技术的概念、发展及应用。
（2）掌握VHDL语言的基础知识，熟悉在数字电路系统设计中VHDL程序设计。
（3）学习MAX+PLUSⅡ软件的应用方法。
（4）应用EDA技术的设计方法完成（采用原理图和文本法两种方法实现），并在MAX+PLUSⅡ软件上仿真。
（5）需在实验室搭建电路验证并请认真按格式完成课程设计报告。
2．设计内容maxplus2MAX+PLUSII把这些设计转自动换成最终所需的格式。
其设计速度非常快。
对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。
设计处理一般在数分钟内完成。
特别是在原理图输入等方面，Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者使用。
EDA （Electronic Design Automation）EDA技术就是依靠功能强大的电子计算机，在EDA 工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。
2.2 电路的分析（1）创建电路文本图：（3）20进制计数器的原理图：（4）原理图输出波形图：可见当LD信号为“1”是不管CLK信号是什么都不工作。
只要LD为“0”是才能正常工作。
文本原理图其功能表如下：输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 0× d c b a d c b a0 0×××××加计数0 110 1 1 ××××减计数实验接线图：(5)结束语利用MAXPLUS2仿真软件完成了20进制加法计数器原理图及波形仿真，仿真结果与预期相符，实现了20进制的加法。
multisim电工电子课程设计—计算器
multisim电⼯电⼦课程设计—计算器⼀、设计要求(1)0~999范围内直接能进⾏加法，减法运算(2)全是10进制显⽰(3)必须⽤译码器加7段数码管显⽰数据⼆、设计原理图1 ⼀位⼗进制加减运算原理框图如图1所⽰，第⼀步置⼊两个四位⼆进制数（要求置⼊的数⼩于1010），如（1001）2和（0111）2同时在两个七段译码显⽰器上显⽰出对应的⼗进制数9和7；第⼆步通过开关选择运算⽅式加或者减；第三步，若选择加运算⽅式，所置数送⼊加法运算电路进⾏运算，同理若选择减运算⽅式，则所置数送⼊减法运算电路运算；第四步，前⾯所得结果通过另外两个七段译码器显⽰。
即: 若选择加法运算⽅式，则（1001）2+（0111）2=（10000）2⼗进制9+7=16 并在七段译码显⽰器上显⽰16. 若选择减法运算⽅式，则（1001）2-（0111）2=（00010）2⼗进制9-7=2 并在七段译码显⽰器上显⽰02.⾄于三位⼗进制加减法运算，只需将三个⼀位⼗进制加减法电路进⾏连接，便可以实现加法运算，如369+256=625或减法运算1990-990=000.三、设计所采⽤清单超前进位加法器74LS283 6个⼗进制计数器74LS192 6个显⽰译码器74LS48 10个共阴极七段数码管10个500欧电阻70个2输⼊与门74LS08 6个3输⼊或⾮门74LS27 3个2输⼊异或门74LS86 27个反相器74LS04 3个2输⼊或门74LS32 2个单⼑双掷开关9个电源，导线若⼲四、电路原理图及其分析(1)置数电路利⽤⼗进制计数器进⾏置数，输⼊数为⼗进制，只需要⼀个开关控制，⽽如果⽤四个开关直接输数，导致开关数量过多，⽽且⽆法避免⼗六进制数。
(2)加六进位电路⽤两⽚4位全加器74LS283和门电路设计⼀位8421BCD码加法器由于⼀位8421BCD数A加⼀位数B有0到18这⼗九种结果。
当A+B<=9时，就直接将第⼀个芯⽚的和输送到第⼆个芯⽚加零，即为最后输出结果。
实验五 加法计数器的设计
实验五、加法计数器的设计一、实验目的1、掌握计数器的设计与使用；2、掌握时序电路的设计、仿真和硬件测试；3、进一步熟悉VHDL设计技术；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求1、带有使能端,有异步清零,同步置数的模为10进制加法计数器2、在功能允许的情况下，可自由发挥；四、参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,CLRN,ENA,LDN : IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END CNT 10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”;BEGINPROCESS(CLK, CLRN, ENA,LDN)BEGINIF CLRN = ‘0' THEN CQI<= (OTHERS =>'0') ;ELSIF CLK'EVENT AND CLK='1' THENIF LDN=‘0’ THEN CQ I<=D; ELSEIF ENA = '1' THENIF CQI < 9 THEN CQI <= CQI + 1;ELSE CQI <= (OTHERS =>'0');END IF;END IF;END IF;END IF;Q <= CQI; --将计数值向端口输出END PROCESS;COUT<=CQI(0) AND CQI(3);PROCESS( A ) –-译码电路BEGINCASE A ISWHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";WHEN OTHERS => NULL ;END CASE ;END PROCESS P3;END behav;七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。
加法计数器的设计实验报告
EDA实验报告书ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI60 ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END JINZHI60 ;ARCHITECTURE BBQ OF JINZHI60 ISSIGNAL CS,CG: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0101" AND CG="1001") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0101" AND CG="1001") THEN COUT<='1';ELSE COUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;2.利用60进制及24进制计数器设计简易数字钟。
十进制加法计数器课程设计
实验十九 计数、译码、显示电路一、实验目的1、掌握中规模集成计数器74LS90的逻辑功能。
2、学习使用74LS48、BCD译码器和共阴极七段显示器。
3、熟悉用示波器测试计数器输出波形的方法。
二、 实验原理计数、译码、显示电路是由计数器、译码器和显示器三部分电路组成的，下面分别加以介绍。
1、计数器：计数器是一种中规模集成电路，其种类有很多。
如果按各触发器翻转的次序分类，计数器可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律可分为二进制计数器、十进制计数器、可编程N进制计数器等多种产品。
常用计数器均有典型产品，不须自己设计，只要合理选用即可。
本实验选用74LS90二—五进制计数器，其功能如下表所示。
6263（1） R 0(1)和R 0(2)为直接复位端，R 9(1)和R 9(2)为直接置位端，可以预置数字“9”（Q D = Q A = 1，Q B = Q C = 0）。
（2） A 为二分频计数器的输入，Q A 的输出频率为CP A 的1/2。
B 为五进制计数器的输入，把Q A 输出作为五进制计数器B 的输入，即构成8421BCD 码十进制计数器。
2、 译码器：这里所说的译码器是将二进制数译成十进制数的器件。
我们选用的74LS48是BCD 码七段译码器兼驱动器。
其外引线排列图和功能表如下所示。
1234567891011121314GNDVCC 74LS48B1615CLTBI/RBORBIDAgabcdef十进制数 或功能输 入LT RBI D C B A 0123H H H H H X X X L L L L L L L H L L H L L L H H BI/RBO H H H H 输 出a b c d e f g H H H H H H L L H H L L L L H H L H H L H H H H H L L H 字 型注4567H H H H X X X X L H L L L H L H L H H L L H H H H H H H L H H L L H H H L H H L H H L L H H H H H H H H L L L L H H H X X X H L L L H L L H H L H L H H H H H H H H H H H H H L L H H L L L H H L H L L H H L L H 891011H X H L H H H H H H X X X H H L L H H L H H H H L H H H L H L L L H H H L L H L H H L L L H H H H L L L L L L L 12131415H X H H H H H 1BI RBI LTX H LX XL X X X X X X X XL L L L L L HL L L L L L L L L L L L L L H H H H H H H2 34（1） 要求输出数字0～15时，“灭灯输入”（BI ）必须开路或保持高电平。
加法计数器电路设计
加法计数器电路设计需要考虑多个因素，包括输入信号、计数器状态、计数规则等。
以下是一个简单的加法计数器电路设计的步骤：
1. 确定计数器的位数：根据需要计数的最大值和最小值，确定计数器的位数。
例如，如果要计数的范围是0到99，则可以选择一个3位的二进制计数器。
2. 确定计数器的状态：根据确定的位数，确定计数器的所有可能状态。
例如，对于一个3位的二进制计数器，有8个可能的状态：000、001、010、011、100、101、110、111。
3. 确定计数规则：根据计数器的状态和输入信号，确定计数器的计数规则。
例如，对于一个3位的二进制加法计数器，可以采用逢十进一的规则，即当计数器的值达到最大值（111）时，下一个输入信号会使计数器的值回绕到最小值（000）。
4. 设计电路：根据上述步骤，设计加法计数器电路。
可以采用门电路、触发器等电子元件来构成加法计数器。
在设计过程中，需要考虑电路的稳定性和可靠性，以及尽量减小功耗和减小体积等问题。
5. 仿真和测试：使用仿真软件对设计的加法计数器电路进行仿真和测试，以确保其功能正确性和性能可靠性。
总之，加法计数器电路设计需要综合考虑多个因素，并采用合适的电子元件和设计方法来实现。
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电子技术
课程设计
院系：汽车学院
班级：汽车运用工程
学号：2202070332
指导老师：李民
姓名：文雨佳
四位二进制加法器
一技术要求:
（1）四位二进制加数与被加数输入
（2）二位数码管显示
二摘要：
此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。
此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。
本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器三总体设计方案论证与选择：
设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。
加法器选择：超前进位二进制并行加法器
设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位
的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。
则和si=ai i i+ ibi i+ i ici+aibici (1)
进位ci＋1=aibi+aici+bici (2)
令gi=aibi，(3)
pi=ai+bi, (4)
则ci＋1= gi+pici (5)
只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到
ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。
使用上述公式来并行产生所有进位的加法器就是超前进位加法器。
产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。
与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。
四设计方案的原理框图、总体电路图、接线图及说明
总体原理图
总体接线图
五单元电路设计、主要元器件选择与电路参数计算（1）加法器
本次设计采用的是四位二进制超前并行加法器，选用的是T693型号
T693逻辑符号
T693主要参数:
A4、A3、A2、A1二进制被加数；B4、B3、B2、B1二进制加数；F4、F3、F2、F1相加产生的和数；C0来自低位的进位输入；FC4向高位的进位输出。
T693说明：
有两组数据输入端A1、A2、A3、A4,B1、B2、B3、B4和进位信号输入端C0，求和信号、进位信号分别由B4、B3、B2、B1及C1输出，图中输入端A1、A2、A3、A4分别接一逻辑开关，输入端B4、B3、B2、B1分别另接4个逻辑开关。
C0接一逻辑开关。
（2）译码器设计
十进制数
输入输出
C1 4 S3 S2 S1 Y4 Y3 Y2 Y1 X4 X3 X2 X1
0 1 2 3 4 5 6 7 8 9
10
11
12
13
14
15
16
17
18
19
20
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七段显示译码器
74LS48 是BCD 码到七段码的显示译码器，它可以直接驱动共阴极数码管。
它的管脚图如图
图 74LS48的引脚排列
它的功能表为：
74LS248（48）共阴极接法：图中ABCD 是8421BCD 码的输入信号，a 、b 、c 、d 、e 、f 、g 是七段显示译码输出信号，LT ，RBI ，BI 为控制端，灯测试输出端LT ：当LT=0，BI=1时无论A B C D 为何种状态，a 、b 、c 、d 、e 、f 、g 状态均为1，数码管七段全亮，显示“8”字形，用以检查七段显示器是否正常工作。
灭零输入端RBI ：当RBI=0时，且LI=1，BI=0时，若A B C D 的状态均为0，则所有光段均灭。
在数字显示中用以熄灭不必要的0，灭灯输入/灭零输出端BI ：BI=0时，无论LI 、RBI 及数码管输入A 、B 、C 、D 状态如何，输出a 、b 、c 、d 、e 、f 、g 均为0七段全灭，不显示数字，当BI=1时显示译码器正常工作。
数码管：
一个LED 数码管可用来显示一位0~9十进制数和一个小数点。
小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2~2.5V ，每个发光二极管的点亮电流在5~10mA 。
材料清单：T693集成块一块、中间译码器一个、2个74Ls248集成块、14*510欧的电阻，2个数码管。
六收获与体会：
通过此次课程设计，以及在网上浏览等对电子课上学的知识有了更深的认识，知道了串行并行加法器，了解了译码器的分类，此次课程设计对于我
学习能力有很大提高，这里所说的学习能力包括获取资料的能力、理解前人
思路，等等、除了这些还有利于团队精神的培养，我们互相交流，互相学习，逆境时互相鼓励共度难关，共同完成这项任务。
当然不能仅仅依靠团队，需要自己认真学习，努力思考，这样才能学到更多的东西。
七参考文献：
百度搜索：
/i?ct=503316480&z=0&tn=baiduimagedetail&word=T693%BC%D3%B7 %A8%C6%F7%CD%BC&in=6809&cl=2&cm=1&sc=0&lm=-1&pn=0&rn=1&di=407151892&l n=1&fr=
/hust/html/kjys/shuzi/szljjy7-1-1.htm
http://202.201.48.18/jpkc/2006/szdzjs/shijian/shiyan4.htm
/newjpkt/kejian/07szljdl/xinshiyanshu/3.doc
《电子技术》李春茂主编科学技术文献出版社
《数字逻辑（第三版）》数字逻辑（第三版）欧阳星明主编华中科技大学出版社
《数字电路》北方交通大学池淑清主编
《数字逻辑电路》中国科技大学出版社皇甫正贤主编。