60进制计数器课程设计报告
60进制计数器设计(VHDL)
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：一、实验名称实验6：60进制计数器设计二、任务及要求【大体部份】4分一、在QuartusII平台上，采用文本输入设计方式，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。
二、设计完成后生成一个元件，以供更高层次的设计挪用。
3、实验箱上选择适当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部份】1分在60进制基础上设计6进制计数器，完成时序仿真。
三、实验程序library ieee;use jinzhi60 isport(clk:in std_logic;co:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0));end entity jinzhi60;architecture art of jinzhi60 isbeginco<='1'when(qh="0101"and ql="1001")else'0';process(clk)beginif(clk='1')thenif(ql=9)thenql<="0000";if(qh=5)thenqh<="0000";elseqh<=qh+1;end if;elseql<=ql+1;end if;end if;end process;end architecture art;四、仿真及结果分析由以上代码编译，仿真，取得一下时序仿真波形图。
用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。
60进制加法器课设报告
电子技术基础实验课程设计60进制计数器班级：电自1418姓名：刘承洋学号：2014305070332摘要本设计是电自1418班刘承洋以集成计数器74LS61和555定时器为核心设计的60进制计数器。
由555定时器构成的多谐振荡器能够自行产生矩形脉冲信号，将调整周期后的矩形脉冲传送给74LS161，74LS161接收信号后，内部触发器进行相应翻转，从而实现计数目的。
系统设计包括：由多谐振荡器构成的信号电路、74LS161计数电路以及七段数码管显示电路。
整个设计采用Multisim仿真软件调试。
关键词：多谐振荡器，集成计数器74LS161，Multisim 仿真目录摘要 (I)第一章绪论.......................................................................................................................... - 1 -1.1实验目的 (1)1.2预习要求 (1)1.3实验内容 (1)第二章元器件介绍 .............................................................................................................. - 2 -2.1集成计数器74LS161介绍 (2)2.1.1 74LS161的管脚介绍 .............................................................................................. - 2 -2.1.2 74LS161功能表介绍 .............................................................................................. - 2 -2.1.3 74LS161逻辑功能验证 .......................................................................................... - 3 -2.2555集成定时器介绍 (4)2.2.1 555 定时器结构和功能.......................................................................................... - 4 -2.2.2 74LS161的管脚介绍.......................................................................................... - 5 -第三章设计方案 .................................................................................................................. - 6 -3.1设计原理 (6)3.2设计步骤 (6)3.2.1 多谐振荡器设计..................................................................................................... - 6 -3.2.2 低位计数片（个位）设计..................................................................................... - 7 -3.2.3 高位计数片（十位）设计..................................................................................... - 8 -3.2.4 合成60进制计数器............................................................................................... - 9 -3.2.5 理论分析 ................................................................................................................ - 9 -第一章绪论1.1 实验目的（1）熟悉各种中规模集成计数器的引脚图和逻辑功能（以74LS161作为重点，其他了解）。
60进制计数器课程设计报告
电子技术基础实验课程设计60进制计数器一、实验目的（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。
（二）熟悉555集成定数器芯片的引脚图。
（三）利用74LS161和555定时器构成60进制计数器。
（四）在Multisim软件中仿真60进制计数器。
二、实验容（一）集成计数器74LS161逻辑功能验证。
（二）用555定时器构成多谐振荡器。
（三）用两片74LS161和555定时器构成60进制计数器。
三、集成计数器介绍（一）集成计数器74LS161管脚介绍74LS161是4位二进制同步加法计时器。
图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。
CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。
A、B、C、D是数据输入端；QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图（二）集成计数器74LS161功能介绍由表1可知，74LS161具有以下功能：1．异步清零。
当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。
2．同步预置数。
当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。
3．保持（禁止）。
CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。
4．计数。
CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。
表1 74LS161功能表四、用555定时器构成多谐振荡器（一）多谐振荡器的构成由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。
（二）工作原理由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于（1/3）Vcc，故高电平触发端与低电平触发端均为低电平，输出为高电平，放电管V1截止。
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
设计60进制计数器--电子技术基础课程设计
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
数电-课程设计-60进制计数器
表1 十进制计数器功能表CP RD` LD` EP ET 工作状态×0 ××置零↑ 1 0 ××预置数× 1 1 0 1 保持× 1 1 ×0 保持↑ 1 1 1 1 计数连接方式如图：图2 十进制计数器（个位）2、十进制计数器（十位）电路图3 十进制计数器（十位）3、时钟脉冲电路图4 时钟脉冲电路4、置数电路图5 置数电路5、进位电路图6 进位电路6、译码显示电路图7 译码显示电路三、绘制原理图1、完整原理图图7 计数器原理图2、选定仪器列表仪器名称型号数量用途同步十进制计数器74LS160 2片极联构成60进制计数器与门与非门非门74LS21D74LS00D74LS04D各1个辅助设计构成其他计数器共阴极显示器DCD-HEX 2只显示数字计数电压源1个提供脉冲电压表二原理图仪器列表四、测试方案测试步骤：1）进入Multisim7界面图8 软件页面2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图9 放置元件3）放置好各种器件之后，即可进行线路连接，同时标明所需参数值。
设置元器件的参数时，用鼠标双击，弹出属性对话框，分别给元件赋值，并设置名称标号。
图10 元器件属性图4）确认电路无误后，即可单击仿真按钮，实现对电路的仿真工作。
5）观察结果看是否与理论分析的预测结果相同。
五、测试验证结果与分析1、验证结果以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00 图12 60进制计数器终点592、理论分析本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。
输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
60计数器实验报告
60计数器实验报告篇一：60进制计数器VHDL实验报告《可编程器件原理与应用》实训报告书学号XX2305953年级 07专业班级电信（3）班姓名薛晓玲指导教师李致金二〇〇九年十二月目录前言第一章 VHDL语言介绍1.1 VHDL的发展史1.2 VHDL的特点第二章六十进制计数器的设计与仿真2.1 六十进制计数器源程序2.2 运用软件设计过程2.3 时序仿真体会致谢参考文献前言本项实验通过六十进制计数器的设计与仿真，学习VHDL 语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。
写出源程序，并写出设计与仿真过程。
第一章 VHDL语言介绍1.1 VHDL发展史硬件描述语言(hardware description language,HDL)是电子系统硬件行为描述,结构描述,数据流描述的语言.目前,利用硬件描述语言可以进行数字电子系统的设计.随着研究的深入,利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中.国外硬件描述语言种类很多,有的从Pascal发展而来,也有一些从C语言发展而来.有些HDL成为IEEE标准,但大部分是企业标准.VHDL来源于美国军方,其他的硬件描述语言则多来源于民间公司.可谓百家争鸣,百花齐放.这些不同的语言传播到国内,同样也引起了不同的影响.在我国比较有影响的有两种硬件描述语言:VHDL语言和Verilog HDL语言.这两种语言已成为IEEE 标准语言.电子设计自动化(electronic design automation,EDA)技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中.以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力.本书从应用的角度向国内广大读者介绍VHDL编程技术,让大家掌握HDL编程,了解FPGA结构,学会使用EDA工具,为集成电路前端设计打下基础.VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language,即超高速集成电路硬件描述语言.HDL发展的技术源头是:在HDL形成发展之前,已有了许多程序设计语言,如汇编,C,Pascal,Fortran,Prolog等.这些语言运行在不同硬件平台和不同的操作环境中,它们适合于描述过程和算法,不适合作硬件描述.CAD的出现,使人们可以利用计算机进行建筑,服装等行业的辅助设计,电子辅助设计也同步发展起来.在从CAD工具到EDA工具的进化过程中,电子设计工具的人机界面能力越来越高.在利用EDA工具进行电子设计时,逻辑图,分立电子原件作为整个越来越复杂的电子系统的设计已不适应.任何一种EDA工具,都需要一种硬件描述语言来作为EDA工具的工作语言.这些众多的EDA工具软件开发者,各自推出了自己的HDL语言.HDL发展的社会根源是:美国国防部电子系统项目有众多的承包公司,由于各公司技术路线不一致,许多产品不兼容,他们使用各自的设计语言,使得甲公司的设计不能被乙公司重复利用,造成了信息交换困难和维护困难.美国政府为了降低开发费用,避免重复设计,国防部为他们的超高速集成电路提供了一种硬件描述语言,以期望VHDL功能强大,严格,可读性好.政府要求各公司的合同都用它来描述,以避免产生歧义.由政府牵头,VHDL工作小组于1981年6月成立,提出了一个满足电子设计各种要求的能够作为工业标准的HDL.1983年第3季度,由IBM公司,TI公司,Intermetrics公司签约,组成开发小组,工作任务是提出语言版本和开发软件环境.1986年IEEE标准化组织开始工作,讨论VHDL语言标准,历时一年有余,于1987年12月通过标准审查,并宣布实施,即IEEE STD1076—1987[LRM87].1993年VHDL重新修订,形成了新的标准,即IEEE STD 1076—1993[LRM93].从此以后,美国国防部实施新的技术标准,要求电子系统开发商的合同文件一律采用VHDL文档.即第一个官方VHDL 标准得到推广,实施和普及.1.2 VHDL的特点VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。
60进制计数器课程设计
60进制计数器课程设计一、课程目标知识目标：1. 学生能够理解60进制计数器的概念，掌握其与十进制的转换方法。
2. 学生能够运用60进制计数器进行简单的加、减运算。
3. 学生了解60进制在实际生活中的应用，如时间、角度等。
技能目标：1. 学生能够独立完成60进制与十进制的转换。
2. 学生能够运用所学知识解决实际问题，如将时间、角度等转换为60进制表示。
3. 学生通过小组合作，培养团队协作能力和沟通能力。
情感态度价值观目标：1. 学生对60进制计数器产生兴趣，培养对数学的热爱。
2. 学生在探究过程中，养成独立思考、勇于尝试的良好习惯。
3. 学生通过学习，认识到数学与生活的紧密联系，增强学以致用的意识。
课程性质：本课程为数学学科的一节实践探究课，旨在帮助学生掌握60进制计数器的相关知识，提高学生的实际操作能力和解决问题的能力。
学生特点：四年级学生具有一定的数学基础，对新鲜事物充满好奇，喜欢动手操作，但注意力容易分散。
教学要求：教师需结合学生的特点，设计生动有趣的教学活动，引导学生积极参与，鼓励学生自主探究和合作交流，确保每位学生都能在课堂上有所收获。
同时，注重培养学生的情感态度价值观，使学生在学习过程中形成正确的价值观和积极的学习态度。
通过分解课程目标为具体的学习成果，为后续的教学设计和评估提供依据。
二、教学内容本节课依据课程目标，结合教材第四章《有趣的计数器》相关内容，组织以下教学大纲：1. 引言：介绍60进制计数器的基本概念，引导学生思考其在生活中的应用，如时间、角度等。
2. 知识讲解：a. 讲解60进制计数器与十进制的区别与联系。
b. 详细介绍60进制与十进制的转换方法。
c. 通过实例，展示60进制在时间、角度等方面的应用。
3. 实践操作：a. 学生独立完成60进制与十进制的转换练习。
b. 学生分组讨论，解决实际问题，如将时间、角度等转换为60进制表示。
4. 拓展延伸：a. 探讨60进制在生活中的其他应用，激发学生思考。
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电子技术基础实验
课程设计
60进制计数器
一、实验目的
（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。
（二）熟悉555集成定数器芯片的引脚图。
（三）利用74LS161和555定时器构成60进制计数器。
（四）在Multisim软件中仿真60进制计数器。
二、实验容
（一）集成计数器74LS161逻辑功能验证。
（二）用555定时器构成多谐振荡器。
（三）用两片74LS161和555定时器构成60进制计数器。
三、集成计数器介绍
（一）集成计数器74LS161管脚介绍
74LS161是4位二进制同步加法计时器。
图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。
CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。
A、B、C、D是数据输入端；
QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图
（二）集成计数器74LS161功能介绍
由表1可知，74LS161具有以下功能：
1．异步清零。
当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。
2．同步预置数。
当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。
3．保持（禁止）。
CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。
4．计数。
CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。
表1 74LS161功能表
四、用555定时器构成多谐振荡器
（一）多谐振荡器的构成
由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。
（二）工作原理
由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于（1/3）Vcc，故高电平触发端与低电平触发端均为低电平，输出为高电平，放电管V1截止。
这时，电源经R1，R2对电容C充电，使电压按指数规律上升，当上升到（2/3）Vcc时，输出为低电平，放电管V1导通，把从（1/3）Vcc 上升到（2/3）Vcc由于放电管V1导通，电容C通过电阻R2和放电管放电，电路进人第二暂稳态，其维持时间的长短与电容的放电时间有关，随着C的放电，下降，当下降到（1/3）Vcc时，输出为高电平，放电管V1截止，Vcc 再次对电容C充电，电路又翻转到第一暂稳态。
图2 多谐振荡器
五、用两片74LS161和555定时器构成60进制计数器（一）60进制计数器工作原理
根据设计基理可知，计数器初值00，按递增方式计数，增到59时，再自动返回到00。
因此，需要使用两片74LS161芯片级联的形式来构成六十进制计数器，一片控制个位，为十进制；另一片控制十位，为六进制。
利用74LS161本身的控制端（完成十进制，在达到1001（即十进制的九）时），给高位芯片一个脉冲使高位芯片计数加一，同时低位芯片反馈清零，这样反复，直到第二片达到0110时第二片自身反馈清零，这样便完成一次60进制的计数，且回到初态，两片74LS161全部反馈清零，继续重复计数。
图1、图2分别为60进制计数器的工作框图和状态转换图。
74LS161构成的十进制计数器(个位) 反馈清零
反馈清零时钟脉冲
74LS161构成的六
进制计数器(十位)
图3 60进制计数器的工作框图
图4 60进制计数器的状态转化图
（二）实施方案
制作60进制计数器，先要确定使用芯片个数。
74LS161有16个状态，60进制计数器有60个状态，所以就需要两片74LS161串连并采用并行进位方式。
具体电路连接图见图3。
进行计数功能，将低位片的QD 、QA 连接到高位片的ENP 、ENT ，同时将低位片的LOAD 、ENP 、ENT 管脚和高位片LOAD 接到VCC=5V 的电压源上，低位片和高位片CLK 端共同接到时钟脉冲CP 上。
译码显示
译码显示
U1为低位片（十进制计数器），U2为高位片（六进制计数器）。
U2从“0000”状态开始，到“1010”状态后，这个状态“1010”通过与非门U3使CLR为低电平，此时U1清零。
通过两片74LS161同步式连接，使得U2中的ENT、ENP 为高电平，在下一个脉冲到来时，开始计数。
U2有从“0000”状态到“0101”六个状态，下一个状态“0110”通过与非门U4，使得U2的CLR为低电平，U2清零。
U1每10个状态，U2有1个状态。
所以LED从00开始计数，显示59后，又从00重新开始。
图5 60进制计数器
五、实验报告
（1）画出实验电路图及状态转换图。
（2）总结使用集成计数器的体会。
六、仿真器件
74LS161 两片
7400N 两个
VCC（5V）一个
DOC-HEX 两个
555-VIRTUAL Timar 一个
七、实验设备
（1）数字万用表（UA78A) 1块。
（2）模块化电子技术综合实验箱一台1台。