60进制计数器设计
60进制计数器设计(VHDL)
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：项目满分5分得分一、实验名称实验6：60进制计数器设计二、任务及要求【基本部分】4分1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部分】1分在60进制基础上设计6进制计数器，完成时序仿真。
三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jinzhi60 isport(clk:in std_logic;co:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0));end entity jinzhi60;architecture art of jinzhi60 isbeginco<='1'when(qh="0101"and ql="1001")else'0';process(clk)beginif(clk='1')thenif(ql=9)thenql<="0000";if(qh=5)thenqh<="0000";elseqh<=qh+1;end if;elseql<=ql+1;end if;end if;end process;end architecture art;四、仿真及结果分析由以上代码编译，仿真，得到一下时序仿真波形图。
VHDL60进制计数器加法器设计实验
实验四、计数器设计实验1、实验目的1）学习计数器不同设计方法。
2）学习掌握VHDL中不同输出类型在具体应用时的区别（OUT、INOUT、BUFFER）。
3）学习掌握时序电路仿真方法。
2、实验内容1）采用VHDL设计方法，设计一个60进制计数器，采用BCD码输出。
2）给出上述设计的仿真结果。
3、实验设备1）清华同方PⅣ2.4G\256M60G2）ISE 6.2i—Windows软件系统4、实验步骤1）创建工程2）VHDL输入3）检查语法4）建立测试激励波形进行仿真5、实验程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT ISPORT( CLK,EN,CR :IN STD_LOGIC;LD :IN STD_LOGIC;D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CO :OUT STD_LOGIC;Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COUNT;ARCHITECTURE A OF COUNT ISSIGNAL QN :STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINCO<='1' WHEN(QN=X"59" AND EN='1')ELSE'0';PROCESS(CLK,CR)BEGINIF(CR='0')THENQN<=X"00";ELSEIF(CLK'EVENT AND CLK='1') THENIF (LD='0') THENQN<=D;ELSIF(EN='1') THENIF QN(3 DOWNTO 0)=9 THENQN(3 DOWNTO 0)<="0000";IF QN(7 DOWNTO 4)=5 THENQN(7 DOWNTO 4)<="0000";ELSEQN(7 DOWNTO 4)<= QN(7 DOWNTO 4)+1;END IF;ELSEQN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1;END IF ;END IF;END IF ;END IF;END PROCESS;Q<=QN;END A;6、仿真结果1）测试激励波形 2）仿真结果从仿真结果来看输出q从00000000逐渐加1变化到01011001，然后又变回到00000000，由此可以看出上述电路完成了六十进制计数器的功能。
EDA-六十进制计数器的VHDL设计概要
THEN
3.1.3 VHDL的数据类型
1. BIT：位数据类型，只有两个取值：‘0’和‘1’。 2. BIT_VECTOR( )： 位矢量数据类型。 3. STD_LOGIC：标准逻辑位数据类型。有9种不同的取值： 4. STD_LOGIC_VECTOR（）：标准逻辑位矢量数据类型。
STD_LOGIC所定义的9种数据的含义是：
数据类型时，需要使用库和程序包，具体格式如下所示：
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
3.2 VHDL的完整结构
图2-2 D触发器
D触发器的功能：在时钟信号上升沿到来的时候，输 出跟随输入变化，否则，输出保持不变。
3.2.1 时钟上升沿检测表式
时钟上升沿的检测有两种表达方式：
1. CLK’EVENT AND CLK = ‘1’
2. RISING_EDGE(CLK)
3.2.2 D触发器的VHDL设计
库与程序包声明 标准逻辑位
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; 库 ENTITY DFF1 IS 程序包 PORT (CLK : IN STD_LOGIC ; 实体 D : IN STD_LOGIC ; Q : OUT STD_LOGIC );
END DFF1;
3.3 六十进制计数器的VHDL设计
六十进制BCD码计数器的源程序：
实体名
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT (clk, clr: IN STD_LOGIC; ten, one: DOWNTO 0 ); OUT STD_LOGIC_VECTOR(3
60进制计数器设计说明
由200HZ，5V电源供给。
作高位芯片与作低芯片位之间级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1 时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列 (b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
设计60进制计数器数电课程设计资料
电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418刘科2014303010328用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
原理图六十进制计数器设计
实验名称：基于FPGA的原理图六十进制计数器设计
1.实验目的：
熟悉使用Quartus II的原理图输入方法设计简单组合电路。
把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
2实验内容：
完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。
选择模式5，数码管8和7显示数字进制，指示灯8接进位。
3. 实验方案（程序设计说明）
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。
在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。
4. 实验步骤或程序（经调试后正确的源程序）
见附件A
5．程序运行结果
6．出现的问题及解决方法
无
附件A
实验步骤或程序：
实验原理图:
管脚设置：。
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
设计60进制计数器--电子技术基础课程设计
X X 大学电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。
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由200HZ，5V电源供给。
作高位芯片与作低芯片位之间
级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述
2.1设计的思路
1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU
端是加计数器时钟信号，CPD是减计数时钟信号RD=1
时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，
LD=0 时，无论时钟脉冲状态如何，输入信号将立即被
送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表
3)74LS192是同步十进制可逆计数器，它具有双时钟输
入，并具有清除和置数等功能，其引脚排列及逻辑符号
如下所示：
图5-4 74LS192的引脚排列及逻辑符号
（a）引脚排列(b) 逻辑符号
图中：为置数端，为加计数端，为减计数端，为非同步进位输出
2.2设计的实现
1)两芯片之间级联；把作高位芯片的进位端与下一级up端
连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
2)方案的实现：
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
此电路可以作为简易数字时钟的分钟显示。
下图为60进制计数器的总体框图。
↑ 1 0 ××预置数× 1 1 0 1 保持× 1 1 ×0 保持↑ 1 1 1 1 计数
连接方式如下图：
图2 十进制计数器（个位）
3)十进制计数器（十位）电路
图3 十进制计数器（十位）
4)时钟脉冲电路
图4 时钟脉冲电路
5)置数电路
图5 置数电路
6)进位电路
图6 进位电路
7)译码显示电路
图7 译码显示电路
8)选定仪器列表
仪器名称型号数量用途
同步十进制计数
器
74LS192 2片
级联构成60进制计
数器与门74ALS09N 各1个
辅助设计构成其他计
数器
共阴极显示器DCD-HEX 2只显示数字计数
5V 200Hz
电压源Vcc +5v 1个提供电压
时钟脉冲+5V 200Hz 1个提供时钟脉冲电压
3.2 计数器电路的仿真
1)进入Multisim10.0界面
2)右击空白处，选择放置元件，进入元器件选择区，选择
要放置的元件，然后单击放置。
3)放置好各种器件之后，即可进行线路连接，同时标明所需参数值。
设置元器件的参数时，用鼠标双击，弹出属性对话框，分别给元件赋值，并设置名称标号。
4)确认电路无误后，即可单击仿真按钮，实现对电路的仿
真工作。
5)观察结果看是否与理论分析的预测结果相同。