EDA 60进制计数器的设计
六十进制计数器的仿真与设计
图 15 60 进制计数器电路 PCB 图
通过上面的电路板 PCB 图，此电路板有两个数码显示管、两个芯片和插口以及 连线组成，所以计数器的数字将会由数码显示管显示出来。 5.设计体会：
自己对 Multisim 7.0 有了进一步的了解，接触了以前自己没有接触过元件和这些 元件所在库，这个软件可以进行电路的连接以及仿真，对于 Multisim 7.0 这些虚拟元 件和现实元件有了了解，对于如何改变元件参数也有了一定的掌握。当然，自己在以 后的学习中会更加努力学习。争取多多掌握一些自己专业相关的知识，丰富自己的知 识面。
图 4 非门 74LS04D 逻辑框图
原理说明：
非门逻辑关系：Y=(A)’
图 5 用于计数的发光二极管 3word 格式支持编辑，如有帮助欢迎下载支持。
工作状态 置零 预置数 保持
保持 计数
文档从互联网中收集，已重新修正排版，word 格式支持编辑，如有帮助欢迎下载支持。
图 6 提供高电平的电压源
2.4 六十进制计数器仿真原理图 六十进制计数器仿真原理图如图 9 所示。
图 10 60 进制计数器仿真原理图
六十进制计数器主要测试点:
观察数码显示器，计数状态从 0～59，再从 0 开始计数，并有译码显示并产生进
位输出。
2.5 测试方案
2．5.1 所需元件及其用途
采用 76LS16ຫໍສະໝຸດ 同步十进制计数器两片级联的形式构成一百进制计数器，再用置数
图 9 protel DXP 软件的原理框图
通过 protel DXP 绘制的 60 进制计数器原理图由两个数码显示管、两个芯片以及插线
组成，将会实现 60 进制计数器的显示完成。所完成的数字将会在数码显示管上面显
EDA技术六十进制计数器实验报告
六十进制计数器一、设计任务利用Verilog HDL 编程语言编写代码并下载到试验箱中，在七段数码管上实现六十进制计数器的功能。
二、设计过程程序中输入信号为时钟信号clk和异步置数端clr，输出信号为七位的out端和两位的选通信号ctr。
为实现六十进制计数器的功能，程序中使用了三个always块语句，第一个always块结合第三个always块共同实现了七段数码器的功能，即将十进制数字在七段译码管上正确显示。
代码实现为：always @ (posedge clk or negedge clr)beginif(!clr) begin state=s0 ; ctr=0 ;endelsebegincase (state)s0:begin ctr=2'b10; temp=temp_a; state=s1; ends1:begin ctr=2'b01; temp=temp_b; state=s0; endendcaseif(cp==2)beginc=1;cp=0;endelsebegincp=cp+1;c=0;endendendalways @ (temp)begincase(temp)4'd0:out=7'b1111110;4'd1:out=7'b0110000;4'd2:out=7'b1101101;4'd3:out=7'b1111001;4'd4:out=7'b0110011;4'd5:out=7'b1011011;4'd6:out=7'b1011111;4'd7:out=7'b1110000;4'd8:out=7'b1111111;4'd9:out=7'b1111011;default:out=7'b0000000;endcaseendendmodule第二个always块则使用控制语句实现了{temp_a,temp_b}从0到59的跳转，实现了六十进制计时器的基本功能。
EDA-六十进制计数器的VHDL设计概要
THEN
3.1.3 VHDL的数据类型
1. BIT：位数据类型，只有两个取值：‘0’和‘1’。 2. BIT_VECTOR( )： 位矢量数据类型。 3. STD_LOGIC：标准逻辑位数据类型。有9种不同的取值： 4. STD_LOGIC_VECTOR（）：标准逻辑位矢量数据类型。
STD_LOGIC所定义的9种数据的含义是：
数据类型时，需要使用库和程序包，具体格式如下所示：
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
3.2 VHDL的完整结构
图2-2 D触发器
D触发器的功能：在时钟信号上升沿到来的时候，输 出跟随输入变化，否则，输出保持不变。
3.2.1 时钟上升沿检测表式
时钟上升沿的检测有两种表达方式：
1. CLK’EVENT AND CLK = ‘1’
2. RISING_EDGE(CLK)
3.2.2 D触发器的VHDL设计
库与程序包声明 标准逻辑位
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; 库 ENTITY DFF1 IS 程序包 PORT (CLK : IN STD_LOGIC ; 实体 D : IN STD_LOGIC ; Q : OUT STD_LOGIC );
END DFF1;
3.3 六十进制计数器的VHDL设计
六十进制BCD码计数器的源程序：
实体名
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT (clk, clr: IN STD_LOGIC; ten, one: DOWNTO 0 ); OUT STD_LOGIC_VECTOR(3
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
EDA 六十进制计数器的设计
一、实验目的1．进一步掌握VHDL语言中元件例化语句的使用2．通过本实验，巩固利用VHDL语言进行EDA设计的流程二、实验原理1．先分别设计一个六进制和十进制的计数器，并生成符号文件2．然后设计顶层文件三、实验步骤（略）四、实验结果六进制计数器源程序cnt6.vhd：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE. STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT: OUT STD_LOGIC);END CNT6;ARCHITECTURE ONE OF CNT6 ISSIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGINPROCESS(CLK, CLRN, ENA, LDN)BEGINIF CLRN='0' THEN CI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF LDN='0' THEN CI<=D;ELSIF ENA='1' THENIF CI<5 THEN CI<=CI+1;ELSE CI<="0000";END IF;END IF;END IF;Q<=CI;END PROCESS;COUT<= (CI(0) AND CI(2));END ONE;十进制计数器源程序cnt10.vhd：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE. STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE ONE OF CNT10 ISSIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGINPROCESS(CLK, CLRN, ENA, LDN)BEGINIF CLRN='0' THEN CI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF LDN='0' THEN CI<=D;ELSIF ENA='1' THENIF CI<9 THEN CI<=CI+1;ELSE CI<="0000";END IF;END IF;END IF;Q<=CI;END PROCESS;COUT<= CI(0) AND CI(3);END ONE;设计两输入端与门元件：将要使用的元件包装入库：使用元件例化语句设计的六十进制计数器源程序cnt60top.vhd：六十进制计数器的顶层文件原理图CNT60TOP.gdf。
六十进制计数器设计(EDA)
六进制vhdl语言设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt6 ISPORT(CLK,CLRN,ENA,LDN:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END cnt6;ARCHITECTURE ONE OF cnt6 ISSIGNAL CI:STD_LOGIC_VECTOR (3 DOWNTO 0):="0000"; BEGINPROCESS (CLK,CLRN,ENA,LDN,CI)BEGINIF CLRN='0' THEN CI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF LDN='0' THEN CI<=D;ELSIF ENA='1' THENIF CI<5 THEN CI<=CI+1;ELSE CI<="0000";END IF;END IF;END IF;Q<=CI;END PROCESS;COUT<=CI(0) AND CI(2);END ONE;十进制vhdl语言设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 ISPORT(CLK,CLRN,ENA,LDN:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END cnt10;ARCHITECTURE ONE OF cnt10 ISSIGNAL CI:STD_LOGIC_VECTOR (3 DOWNTO 0):="0000"; BEGINPROCESS (CLK,CLRN,ENA,LDN,CI)BEGINIF CLRN='0' THEN CI<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF LDN='0' THEN CI<=D;ELSIF ENA='1' THENIF CI<9 THEN CI<=CI+1;ELSE CI<="0000";END IF;END IF;END IF;Q<=CI;END PROCESS;COUT<=CI(0) AND CI(3);END ONE;分别把上面程序生成符号文件画如下原理图：波形仿真图如下：。
60进制计数器设计
级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0 时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列(b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
2)方案的实现：使用200HZ时钟信号作为计数器的时钟脉冲。
EDA60进制计数器画图
实验报告课程名称：可编程逻辑器件与数字实验项目：60进制计数器（电路图法）专业班级：姓名：学号：实验室号：实验组号：实验时间：批阅时间：指导教师：成绩：沈阳工业大学实验报告（适用计算机程序设计类）专业班级：学号：姓名：实验名称：60进制计数器1.实验目的：学习60进制计数器电路图法的设计、仿真和硬件测试，进一步熟悉VHDL设计技术2.实验内容：（1）在QuartusⅡ上用电路图连接成一个60进制计数器。
详细描述此程序功能特点，给出其所有信号的时序仿真波形。
（2）引脚锁定以及硬件下载测试。
引脚锁定后进行编译、下载和硬件测试实验。
3. 实验方案（程序设计说明）（1）建立电路图文件（2）绘制电路图（3）对电路图进行编译（4）编译无错误后进行时序仿真（5）仿真正确之后，选好模式之后进行管脚的设置（6）再进行一次编译，正确之后下载到实验箱4. 实验步骤或程序（经调试后正确的源程序）5．程序运行结果数码显示管从0一直跳变到59，然后再回到0重新循环。
6．出现的问题及解决方法附件A 沈阳工业大学实验报告（适用计算机程序设计类）专业班级：学号：姓名：实验步骤或程序：（1）新建block文件；（2）绘制电路图；（3）保存之后建工程；（4）编译程序；（5）新建一个vector waveform 文件（6）保存在相应的文件夹内；（7）对输入信号进行编辑；（8）保存然后再仿真；（9）选择模式，确定管脚，输入管脚号；（10）保存后再重新编译；（11）之后运行Program configure；（12）在EDA实验箱上调到相应的模式，然后对输出的信号进行验证。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
《EDA技术》课程实验报告
学生姓名：黄红玉
所在班级：电信1002
指导教师：高金定老师
记分及评价：
一、实验名称
实验2：60进制计数器的设计
二、任务及要求
【基本部分】4分
1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采
用反馈置数法，完成一个60进制同步计数器的设计，并进行时序仿真。
2、要求具备使能功能和异步清零功能。
3、设计完成后生成一个元件，以供更高层次的设计调用。
4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
【发挥部分】1分
思考：采用反馈清零法设计的计数器与反馈置数法有何不同？请用实例进行仿真。
三、实验程序（原理图）
四、仿真及结果分析
设计60进制与设计24进制的步骤几乎一样。
调用两片74160十进制计数器，采用反馈置数法，设计一个60进制同步计数器的思路是，一片74160计数器作为个位计数，一片用来十位计数，要实现同步60进制，则个位接成1001，十位接成0101，再用一个五输入（一段接一个使能信号EN）的与非门同时接到两片74160计数器上的置数端LDN上。
把原理图在QuartusII上画成后，进行编译，编译无误后，在新建一个波形文件，添加所有引脚，设置输入引脚的波形，最后在进行波形编译，无误后即可达到想要的60进制。
然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。
五、硬件验证
1、选择模式：模式7
2、引脚锁定情况表：
六、小结
在这次试验中，通过指导老师起初的讲解以及阅读相关课本，我对QuartusII平台有了进一步的了解，初步知道整个设计过程。
在设计过程中，许多问题的暴露使得我们不仅对数字电路原理有了更加深刻的了解，也使我们对QuartusII平台的使用规则有了更多的了解。
掌握这门技术为今后更多的设计工作打下了基础，我受益匪浅。