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24进制计数器设计报告
单时钟同步24进制计数器课程设计报告1.设计任务1.1设计目的1.了解计数器的组成及工作原理。
2.进一步掌握计数器的设计方法和计数器相互级联的方法。
3.进一步掌握各芯片的逻辑功能及使用方法。
4.进一步掌握数字系统的制作和布线方法。
5.熟悉集成电路的引脚安排。
1.2设计指标1.以24为一个周期，且具有自动清零功能。
2.能显示当前计数状态。
1.3设计要求1.画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。
并以文字对原理作辅助说明。
2.设计各个功能模块的电路图，加上原理说明。
3.选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。
4.在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布局。
5.打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行调试。
2.设计思路与总体框图.计数器由计数器、译码器、显示器三部分电路组成，再由555定时器组成的多谐振荡器来产生方波，充当计数脉冲来作为计数器的时钟信号，计数结果通过译码器显示。
图1所示为计数器的一般结构框图。
十位数码显示管译码驱动异步清零计数器计数脉冲(由555电路产生)个位位数码示像管译码驱动异步清零计数器强制清零▲图1计数器结构框图3.系统硬件电路的设计3.1555多谐荡电路555多谐振荡电路由NE555P芯片、电阻和电容组成。
由NE555P的3脚输出方波。
▲图2555电路3.2计数器电路集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。
有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。
本设计采用异步清零。
由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。
由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。
当计数到24，这显示器个位输出0010（也就是4），显示器十位输出0010也就是2），显示器十位计数器只有QC端有输出，显示器个位计数器只有QB端有输出，将十位的QC、个位的QB 端接一个二输入与非门，与非门输出一路送入十位计数器的清零端，一路送入个位计数器的清零端，将整个电路清零，完成周期为24的计数。
3.3译码和显示电路由2个74LS48和2个数码管组成驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。
3.4强制清零按下复位开关使两计数器的端强制为低电平从而进行强制清零。
4．系统设计仿真4.1仿真原理图根据计数器的一般结构框图，我们通过查阅资料书和上网查询，了解不同元件的功能和实用性，考虑性价比后，制作出的计数器的原理图，如图3所示。
▲图3计数器电路原理图4.2各功能元件的分析[1]设计原理图中各功能元件的引脚图或逻辑功能图的分析如下所示：1．74LS48：七段显示译码器的主要功能是把8421B码译成对应于数码管的7个字段信号，驱动数码管，显示出相应的十进制数码。
D,C,B,A是8421BCD码的4位输人信号，a,b,c,d,e,f,g是七段
译码输出信号，LT，RBI，BI为控制端。
灯测试输人端LT：当LT=0，BI＝1时，无论A3~A0为何种状态，a,b,c,d,e,f,g的状态均为0，数码管七段全亮，显示“8”字形，用以检查七段显示器各字段是否能正常工作。
灭零输入端RBI：当RBI＝0时，且LT＝1，BI＝0时，若D～A的状态均为0，则所有光段均灭，在数字显示中用以熄灭不必要的0。
例如，显示0021，21前面的两个0是多余的，可以通过在对应位加灭零信号（RBI＝0）的方法去掉多余的零。
▲图574ls48和半导体数码管的连接图2.74LS00：74LS00为四二输入与非门。
▲图674LS00引脚图3.74LS160：74LS160是4位同步十进制计数器。
▲图774LS160引脚图▲图874LS160逻辑图表174LS160计数器的逻辑功能表输入输出CTPCTTCPDDDDQ3Q2Q1Q0×××××××LLLLHH↑××××计数L××××××保持4.数码管：半导体七段显示器分为共阴极接法和共阳极接法两种，对于共阴极接法，若需要某字段亮，则需使该字段为高电平；同理，对于共阳极接法，若需某字段亮，则需使该字段为低电平▲图8半导体数码管共阴极接法和共阳极接法5.总结与致谢5.1总结通过这次对计数器的设计与制作，让我们了解了设计电路的程序。
在此次的计数器设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.在连接二十四进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.通过这次对计数器的设计制作，让我了解了电路设计的基本步骤，也让我了解了关于计数器的原理与设计理念，要设计一个电路先进行软件模拟仿真再进行实际的电路制作。
但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。
而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。
所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。
通过这次学习，让我们对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手操作才会有深刻理会，才会有收获。
对我们电子信息专业的本科生来说，实际能力的培养至关重要，而这种实际能力的培养单靠课堂教学是远远不够的，必须从课堂走向实践。
这也是一次预演和准备毕业设计工作。
通过课程设计，让我们找出自身状况与实际需要的差距，并在以后的学习期间及时补充相关知识，为求职与正式工作做好充
分的知识、能力准备，从而缩短从校园走向社会的心理转型期。
课程设计达到了专业学习的预期目的。
在两个星期的课程设计之后，我们普遍感到不仅实际动手能力有所提高，更重要的是通过对电路板制作流程的了解，进一步激发了我们对专业知识的兴趣，并能够结合实际存在的问题在专业领域内进行更深入的学习。
5.2致谢最后感谢系里给予我们这个宝贵的平台，让我们有了锻炼自己、展示自己的机会。
感谢所有帮助过我们的老师、同学！再次我们真诚的对你们说声：谢谢！我们会把老师们的教导铭记于心，运用到今后的学习和工作中！6．参考文献[1]《电子技术基础》（第五版）华中科技大学电子技术课程组编[M]．康华光主编，陈大钦、张林副主编，高等教育出版社附录一：电路原理图与PCB图1.protel原理图2.PCB原理图附录二：元器件清单24进制计数器元器件品名型号规格数量封装计数器74160N2片NO16译码器74ls482片NO16555555电路（NE555P）1片NO8数码管7段共阴极数码管2个各种门74LS001个N01474LS081个NO14电阻100欧/0.25个4排阻14脚100欧/0.252个NO14电阻47K欧/0.254个按钮式开关YT-1212-213YB1个无锁自复位开关6*6*5开关1个插座电源插座1个电容10uf，0.1uf各1个9。
加法计数器的设计实验报告
EDA实验报告书姓名xxx 学号xxxxxxx 实验时间课题名称含异步清零和同步时钟使能的加法计数器设计实验目的1.学习计数器的设计、仿真和硬件测试方法；2.进一步熟悉VHDL设计技术及QuatusⅡ软件的使用方法；设计要求设计一个24进制含异步清零和同步时钟使能的加法计数器，具体要求如下：1.清零端高电平时，信号输出为0；使能端高电平时可以计数；2.本计数器为上升沿触发；3.计数器的输出为两路信号，分别代表计数值的个位和十位；两路信号以BCD码输出。
设计思路根据十进制使能端加法计数器设计24进制计数器，设计异步清零；清零端高电平时，信号输出为0；使能端高电平时可以计数。
现根据书上设计出24进制计数器，再通过改进，变为两路输出BCD码设计原理图及源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ss ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END ss;ARCHITECTURE BBQ OF ss ISSIGNAL CG: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CS: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0010" AND CG="0011") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0010" AND CG="0011") THEN COUT<='1';ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。
Verilog24小时计数器
VERILOG24小时多功能数字钟的设计班级：自动化学生：XXXXX 学号：XXXXXX1 设计目标掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；熟悉一种EDA软件使用与实验系统介绍；掌握Verilog HDL设计方法，设计一个多功能数字钟，满足以下要求：①能显示小时、分钟、秒钟（小时以24进制,时、分用显示器，秒用LED）；②能调整小时、分钟的时间；③复位；2 实验装置586计算机，MAX+plusⅡ 10.2软件，专用编程电缆，EDA Pro2K数字实验装置等。
3 设计步骤和要求①在MAX+plusⅡ 10.2软件中，输入设计的原理图，采用Verilog HDL输入方式，采用分层模块的设计方法设计电路②对电路进行仿真分析；③选择器件，分配引脚，重新对设计项目进行编译和逻辑综合；④对EDA Pro2K数字实验装置中的FPGA器件进行在系统编程，并实际测试电路的逻辑功能（用实验板上的译码显示电路显示结果）；4 具体步骤4.1 建立 Quartus 工程；1.打开 Quartus II 工作环境2.点击菜单项 File->New Project Wizard 帮助新建工程3.输入工程工作路径、工程文件名以及顶层实体名4.添加设计文件5.选择设计所用器件6.设置EDA工具7.查看新建工程总结在完成新建后，Quartus II 界面中Project Navigator 的Hierarchy 标签栏中会出现用户正在设计的工程名以及所选用的器件型号4.2 使用 Verilog HDL 完成设计输入代码如下：（1）数字钟顶层模块：//*****************timeclock top block(top_clock.v)***************module clock_24(CLK,CP,nCR,EN,Adj_Min,Adj_Hour,SEG7_1,SEG7_2,SEG7_3,SEG7_4);input CLK,nCR,EN,Adj_Min,Adj_Hour; //定义输入端口变量output[7:0]SEG7_1,SEG7_2,SEG7_3,SEG7_4;output CP;wire CP;wire[7:0]Hour,Minute,Second; //说明变量的类型supply1 Vdd;wire MinL_EN,MinH_EN,Hour_EN; //定义中间变量freqDiv UO(CLK,CP);counter10 U1(Second[3:0],nCR,EN,CP); //秒计数器个位counter6 U2(Second[7:4],nCR,(Second[3:0]==4'h9),CP); //秒计数器十位assign MinL_EN=Adj_Min?Vdd:(Second==8'h59);assignMinH_EN=(Adj_Min&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8' h59);counter10 U3(Minute[3:0],nCR,MinL_EN,CP); //分计数器个位counter6 U4(Minute[7:4],nCR,MinH_EN,CP); //分计数器十位//产生小时计数器使能信号。
24进制计数器的真值表
24进制计数器的真值表
24进制计数器的真值表
一个24进制计数器是一种能够进行24进制计数的设备，它可以用来记录和显示从0到23的数字。
它有24个输入线和4个输出线，分别用来输入和输出24进制数字。
真值表是用来描述计数器行为的一种工具。
它列出了计数器的所有可能输入和对应的输出。
对于一个24进制计数器，真值表将有24行，每一行对应一个输入值，从0到23。
每一行有4列，分别对应4个输出线。
下面是一个24进制计数器的简化真值表示例：
输入输出
00 00
01 01
02 02
...
21 21
22 22
23 23
这个真值表显示了计数器的正常计数顺序。
当计数器收到一个时钟脉冲时，它会从0开始递增，直到达到23，然后重新从0开始。
除了正常计数顺序，24进制计数器还可以通过输入线的不同组合来实现不同的功能。
例如，可以使用一个特殊的输入组合来重置计数器，使其回到0。
还可以使用其他输入组合来实现特定的计数序列，例如按照某种规律跳过一些数字。
总之，真值表是描述24进制计数器行为的有用工具，它可以帮助我们理解和设计这种计数器的功能。
EDA 24进制计数器的设计
《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227指导教师：高金定老师记分及评价：一、实验名称实验1：24进制计数器的设计二、任务及要求【基本部分】5分1、在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，完成一个24进制同步计数器的设计，并进行时序仿真。
2、要求具备使能功能和异步清零功能。
3、设计完成后生成一个元件，以供更高层次的设计调用。
4、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。
三、实验程序（原理图）四、仿真及结果分析在QuartusII平台上，采用原理图输入设计方法，调用两片74160十进制计数器，采用反馈置数法，设计一个24进制同步计数器的思路是，一片74160计数器作为个位计数，一片用来十位计数，要实现同步24进制，则个位接成0011，十位接成0010，再用一个四输入（一段接一个使能信号EN）的与非门接到两片74160计数器上的置数端LDN。
把原理图在QuartusII上画成后，进行编译，编译无误后，在新建一个波形文件，添加所有引脚，设置输入引脚的波形，最后在进行波形编译，无误后即可达到想要的24进制。
然后再根据EPF10K30E144芯片引脚对照，输入各个输入输出引脚的引脚号，再链接到试验箱检验，观察数码管的显示结果。
五、硬件验证1、选择模式：模式72、引脚锁定情况表：六、小结经过这次的实验工作，让我知道了许多的东西，也对QuartusII这个软件的一个初步认识及应用，也让我了解了许多在书本上所学不到的知识和技能，这为我们在以后的工作起了非常重要的作用。
vhdl语言设计一个8421bcd码的24进制计数器
专业技能训练4题目：用VHDL设计8421BCD码24进制计数器班级：电子科学与技术1201姓名：王启正学号：120803039时间：2015.5—2015.6一、技能训练项目名称运用VHDL语言进行编程设计一个8421BCD码24进制计数器二、实训目的1.熟练掌握Quartus II软件的使用。
2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。
3.学会用例化语句对EDA电路设计中顶层电路进行描述三、实训要求1.熟悉仿真开发软件Quartus II的使用；2.根据功能要求，用原理图或文本输入方式完成设计；3.用Quartus II做波形仿真调试；4.下载至EDA试验仪调试设计。
四、基本原理（附源程序清单，原理图、RTL图）1、通过VHDL语言编程方法程序清单：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY lin IS PORT(CLK :IN STD_LOGIC; --时钟EN :IN STD_LOGIC; --使能端CR :IN STD_LOGIC; --清零端，低电平有效LD :IN STD_LOGIC; --数据载入控制，低电平有效D :IN STD_LOGIC_VECTOR(5 DOWNTO 0); --载入数据端CO : OUT STD_LOGIC; --进位Q :OUT STD_LOGIC_VECTOR(5 DOWNTO 0) --计时输出);END lin ;ARCHITECTURE a OF lin IS SIGNALQN :STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIN --进位控制 CO<='1' WHEN(QN=X"23" AND EN='1')ELSE'0';PROCESS(CLK,CR)BEGINIF (CR='0')THENQN<="000000";ELSEIF (CLK'EVENT AND CLK='1') THENIF (LD='0') THEN --数据加载 QN<=D;ELSIF(EN='1') THENIF (QN(3 DOWNTO 0)=3 and QN(5 DOWNTO 4)=2) or QN(3 DOWNTO 0)=9 THENQN(3 DOWNTO 0)<="0000"; --个位数进位IF QN(5 DOWNTO 4)=2 THENQN(5 DOWNTO 4)<="00"; --十位数进位ELSEQN(5 DOWNTO 4)<= QN(5 DOWNTO 4)+1;END IF;ELSEQN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1;END IF ;END IF;END IF ;END IF;END PROCESS;Q<=QN;end a;2、原理图：3、RTL图：五、仿真调试：调试过程中，输出波形为24进制波形图。
广工quartus 24进制计数器
数电实验报告实验名称可编程逻辑器件制作任意进制计数器学院自动化学院年级班别学号学生姓名指导教师年月日用可编程逻辑器件设计计数器任意进制计数器一、实验目标1）掌握中规模集成计数器的逻辑功能，以及用中规模集成技术器构成任意进制计数器的方法2）熟悉译码器和数据显示器的使用方法3）了解数字可编程器件实现的集成计数、译码电路功能二、实验方案+步骤用中规模集成计数器（74LS160）设计一个二十四进制计数器，并与译码、显示电路连接起来。
⑴ 设计总框架：⑵ 设计总原理图如下：⑶ 分步分析：①分频器模块：分频器 计数器 B C D 七段字符显示译码器 数码管50MHz 2Hz BCD 码 译码输出本实验采用DEII 板进行验证，DEII 板上有两个内置的频率源，它们的振荡频率分别是50MHz 与27MHz 。
但是这样的频率对于我们时序电路的应用而言，显然太高了。
为此我们在内置频率源后应加一个分频器（74LS292），以得到我们需要的比较适中的频率（比如1～2Hz ）DE2上有内置的50MHz 时钟CLOCK_50EDCBA = (11001 )2= (25)10②计数器模块本实验采用两片10进制计数器74LS160芯片来进行24进制计数器的设计。
③显示模块由实验板的数码管是共阳性，所以采用7446译码器来驱动。
三、时序仿真①计数器模块24个脉冲输出一个进位脉冲，即代表24进制。
②显示模块Hz MHz CLK f Q 6.1250212525≈==四、实验验证实验板上的两个数码管循环显示数字从0-23，即实现24进制电路的设计。
五、实验心得本实验主要需要先想好要用什么芯片来设计24进制电路，记忆最后需要用什么译码器来显示结果。
24进制的电路设计原理可以推广到其他任意进制的设计。
用74LS162计数器设计24进制计数器
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验:24进制计数器的设计日期:2012.11.17 指导老师: 徐洪霞
一、实验报告的名称: 24进制计数器的设计
二、本次实验的目的:
1.掌握74LS162 计数器的用法
2. 利用74LS162计数器设计一个24进制计数器
三、实验设备：
Maplus2x软件、试验箱
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
74LS162 计数器是十进制计数方式的计数器，且其实同
步清零方式。
所以设计24进制计数器，则S n-1=100011的非。
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.低位的清零输出端（CO端）要连接高位的使能端。
3.低位端和高位端的输出端统一接地或输入置零。
4.. 低位端和高位端的的置数端要统一。
24进制计数器proteus实验报告
24进制计数器proteus实验报告24进制计数器是在电子系统的设计中经常使用的计数器，具有高速、稳定、精度高等特点，因此在各种计数相关的操作和应用中被广泛使用。
本次实验的目的是在Proteus软件中实现24进制计数器，并验证其计数功能和参数的准确性。
实验器材：- Proteus软件-一块PIC16F877A单片机-一个24进制数码管实验原理：24进制计数器是指计数器的基数为24，即每一次计数器加1所表示的是24进制数中的1。
在本次实验中，我们将采用PIC16F877A单片机来实现24进制计数器，通过单片机来对计数器的计数值进行控制和显示。
具体实现需要根据PIC16F877A的编程和控制的特点，针对24进制计数器设计适当的算法与操作。
实验过程：1.根据24进制计数器的原理，确定计数器所采用的基数为24，编写程序，对PIC16F877A进行初始化和IO口配置。
2.在Proteus软件中，添加PIC16F877A单片机和24进制数码管，并连接需要的电路。
3.编写程序，设置计数范围，并实现对计数值的加1和显示。
4.进行仿真测试，查看计数器的正确性和稳定性。
5.通过调整程序和电路参数，优化计数器的性能和准确性。
实验结果：经过一系列的设计和测试，实验结果表明，本次24进制计数器的实验操作成功，可以实现稳定的计数功能。
在计数器运行的过程中，可以正确显示当前的计数值，并能够正常进行加1操作。
同时，在根据实际需要调整计数范围和显示参数的过程中，可以使用该计数器进行更加精确和高效率的计数操作。
实验结论：通过本次实验的操作和测试，可以有效地理解和应用24进制计数器的原理和实现方法，掌握PIC16F877A单片机作为控制器的实现技术。
该计数器具有高速、稳定和精度高等特点，在各种计数相关的操作和应用中具有广泛的实用价值。
二十四进制计数器设计
目录摘要 (1)1. 设计任务 (2)1.1 设计目的 (2)1.2 设计指标 (2)1.3 设计要求 (2)2.设计思路与总体框图 (3)3.系统硬件电路的设计 (3)3.1 555多谐荡电路 (3)3.2 计数器电路 (5)3.3 译码和显示电路 (6)4.系统设计仿真 (6)4.1各功能元件的选用与分析 (6)一．74LS48译码器 (6)二. 74LS08芯片 (7)三. 计数及译码显示 (8)四. 共阴极七段数码管显示器 (10)五.电阻 (11)六.电容 (15)4.2仿真原理总设计图 (17)5. 系统硬件焊接与调试 (18)5.1焊接步骤 (18)5.2元件清单 (18)5. 3实物图 (19)5.2硬件电路测试 (20)总结 (21)致谢 (22)参考文献 (23)二十四进制计数器设计摘要：24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。
此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。
本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、二-五-十进制加法器74LS90、译码器74LS48、共阴极LED数码管等四个模块构成。
脉冲利用555设计一个多谐振荡器。
各功能模块multisim 软件中描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。
这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。
关键词：加法器;译码器;显示数码管1. 设计任务1.1 设计目的1. 了解计数器的组成及工作原理。
2. 进一步掌握计数器的设计方法和计数器相互级联的方法。
3. 进一步掌握各芯片的逻辑功能及使用方法。
1～24循环的M=24分频器
1～24循环的M=24分频器一、实验目的1、学会使用十进制计数器74LS161的方法；2、学会观察Q A 、Q B 、Q C 、Q D 的高低电平；3、掌握常用典型时序电路的工作原理；4、熟悉中规模集成计数器逻辑功能和使用方法以及拓展应用，提高综合能力。
二、虚拟实验仪器及器材 Multisim 软件，计算机等。
三、工作原理用4位二进制计数器74LS161完成二十四进制计数器需要两片芯片级联完成。
级联的方法有两种：一种是将24分解为4×6，然后用一个模4和一个模6计数器级联，可实现4×6的计数器；另一种将74LS161接成十进制计数器，两片级联先完成10×10=100进制计数器，然后再利用清零法或置数法实现二十四进制。
下面利用第二种方法进行设计和仿真。
74LS161引脚图4位二进制同步加法器74LS161N 的功能表如表所示：4位二进制同步加法器74LS161N 的功能表清零 预置 使能 时钟 预置数据输入 输出 工作 模式 R D L D E P E T CP A B C D Q A Q B Q C Q D 0 × × × × × × × × 0 0 0 0 异步清零 1 0 × × ↑ A B C D A B C D 同步置数 1 1 0 × × × × × × 保 持 数据保持 1 1 × 0 × × × × × 保 持 数据保持 1 11 1↑× × × ×计 数加法计数由表可知，74LS161具有以下功能：（1）异步清零。
当RD =0时，不管其他输入端的状态如何变化，不管有无时钟脉冲CP，计数器输出将被直接置0（QA QBQCQD=0000），称为异步清零。