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实验三_用状态机实现序列检测器的设计

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EDA实验报告四(状态机实现序列检测器的设计)

EDA实验报告四(状态机实现序列检测器的设计)

实验四：状态机实现序列检测器的设计一、实验目的1、了解和学习Quartus II 7.2软件设计平台。

2、了解EDA的设计过程。

3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。

4、学习和掌握状态机的工作和设计原理。

5、掌握用VHDL 实现状态机的方法6、利用状态机设计一个序列检测器二、实验仪器PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP（下同），Quartus II 7.2设计平台。

三、实验步骤1、创建工程，在File菜单中选择New Project Wizard，弹出对话框如下图所示在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。

2、新建设计文本文件，在file中选择new，出现如下对话框：选择VHDL File 点击OK。

3、文本输入，在文本中输入如下程序代码： LIBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL;ENTITY fsm ISport(clk,x:IN STD_LOGIC;z:OUT STD_LOGIC);END fsm;ARCHITECTURE bhv OF fsm ISTYPE STATE IS(S0,S1,S2,S3);SIGNAL present_state:state;BEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENCASE present_state ISWHEN S0=>IF x='1'THENpresent_state<=S1;ELSE present_state<=S0;END IF;WHEN S1=>IF x='0'THEN present_state<=S2;ELSE present_state<=S0;END IF;WHEN S2=>IF x='1'THEN present_state<=S3; ELSE present_state<=S0;END IF;WHEN S3=>IF x='1'THEN present_state<=S0; END IF;END CASE;END IF;END PROCESS;z<='1'WHEN present_state<=S3ELSE '0';END bhv;然后保存到工程中，结果如下图所示：4、编译，如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。

实验三 序列信号检测器的设计

实验三 序列信号检测器的设计

实验三序列信号检测器的设计一、实验目的：1、理解序列信号检测器的工作原理；2、掌握原理图和文本输入的混合设计输入方法；3、理解状态划分；4、掌握状态机程序的编写方法；二、实验原理：序列检测器是时序数字电路中非常常见的设计之一。

它的主要功能是:将一个指定的序列从数字码流中识别出来。

接下来的设计就是针对“011”这个序列的检测器。

设input为数字码流输入，output为检出标记输出，高电平表示“发现指定序列”,低电平表示“没有发现指定的序列”。

设输入的码流为“001101101111011111...”,在时钟2～4中,码流input里出现指定序列“011”,对应输出output在第4个时钟变为高电平“1”,表示发现指定"011”，以此类推。

序列发生器模块采用的是M（n=4）序列发生器，详细可以参考《EDA技术与应用》一书的4.4团队协作及逻辑锁定。

三、实验内容（1）最终的顶层设计原理图如下：左侧的四个D触发器组成的电路为M序列信号发生器模块，它可以产生15位随机的二进制码流。

发生器产生的二进制码流每隔15个时钟周期重复出现一次。

详细的可以在最终的时序仿真图中看出来。

右侧的get_str模块为检测模块，给予状态机的结构编写的，具体如下：library ieee;use ieee.std_logic_1164.all;entity get_ser isport(clk : in std_logic;input : in std_logic;reset : in std_logic;serout : out std_logic_vector(1 downto 0);output : out std_logic);end entity;architecture rtl of get_ser is-- Build an enumerated type for the state machine type state_type is (s0, s1, s2, s3);-- Register to hold the current statesignal state : state_type;beginserout <= ('0'&input);-- Logic to advance to the next stateprocess (clk, reset)beginif reset = '1' thenstate <= s0;elsif (rising_edge(clk)) thencase state iswhen s0=>if input = '0' thenstate <= s1;elsestate <= s0;end if;when s1=>if input = '1' thenstate <= s2;elsestate <= s1;end if;when s2=>if input = '1' thenstate <= s3;elsestate <= s1;end if;when s3 =>if input = '1' thenstate <= s0;elsestate <= s1;end if;end case;end if;end process;-- Output depends solely on the current state process (state)begincase state iswhen s0 =>output <= '0';when s1 =>output <= '0';when s2 =>output <= '0';when s3 =>output <= '1';end case;end process;end rtl;（2）理解状态机请根据上图对照get_str程序理解检测“011”序列的基本编程思路。

序列检测器之状态机设计

序列检测器之状态机设计

序列检测器之状态机设计一、实验目的8位序列数“110110011”的检测，当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的“密码”数相同，则输出1，否则仍然输出0。

二、实验原理（1）状态机用于序列检测器的设计比其他方法更能显示其优越性。

（2）序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。

由于这种监测器必须记住前一次的正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。

在检测的过程中，任何一位不相等都将回到初始状态重新开始检测。

三、实验步骤（1）检测数据110110011，高位在前的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN,CLK, RST : IN STD_LOGIC;--串行输入数据位/工作时钟/复位信号 SOUT : OUT STD_LOGIC);--检验结果输出END SCHK;ARCHITECTURE behav OF SCHK ISTYPE states IS (S0, S1, S2, S3,S4, S5, S6, S7, S8);--定义各种状态SIGNAL ST, NST: states :=s0 ;--设定现态变量和次态变量BEGINCOM: PROCESS(ST, DIN) BEGIN --组合进程，规定各状态转换方式CASE ST IS --11010011WHEN s0 => IF DIN = '1' THEN NST <= s1 ; ELSE NST<=s0 ; END IF ; WHEN s1 => IF DIN = '0' THEN NST <= s2 ; ELSE NST<=s0 ; END IF ; WHEN s2 => IF DIN = '0' THEN NST <= s3 ; ELSE NST<=s0 ; END IF ; WHEN s3 => IF DIN = '1' THEN NST <= s4 ; ELSE NST<=s0 ; END IF ; WHEN s4 => IF DIN = '1' THEN NST <= s5 ; ELSE NST<=s0 ; END IF ; WHEN s5 => IF DIN = '0' THEN NST <= s6 ; ELSE NST<=s0 ; END IF ; WHEN s6 => IF DIN = '1' THEN NST <= s7 ; ELSE NST<=s0 ; END IF ; WHEN s7 => IF DIN = '0' THEN NST <= s8 ; ELSE NST<=s0 ; END IF ; WHEN s8 => IF DIN = '0' THEN NST <= s3 ; ELSE NST<=s0 ; END IF ; WHEN OTHERS => NST<=s0;END CASE;END PROCESS;REG: PROCESS (CLK,RST) BEGIN ---时序进程IF RST='1' THEN ST <= s0;ELSIF CLK'EVENT AND CLK='1' THEN ST <= NST; END IF;END PROCESS REG;SOUT <= '1' WHEN ST=s8 ELSE '0' ;END behav ;（2）生成的RTL电路图如下所示：图（1）（3）生成symbol如图所示：图（2）（4）对其进行波形仿真得到波形如下所示：图（3）四、结果分析图（3）的波形显示，当有正确序列进入时，到了状态S8时，输出正确标志SOUT=1。

实验三_用状态机实现序列检测器的设计

实验三_用状态机实现序列检测器的设计

实验三_⽤状态机实现序列检测器的设计实验三⽤状态机实现序列检测器的设计⼀、实验⽬的：⽤状态机实现序列检测器的设计，并对其进⾏仿真和硬件测试。

⼆、原理说明：序列检测器可⽤于检测⼀组或多组由⼆进制码组成的脉冲序列信号，当序列检测器连续收到⼀组串⾏⼆进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前⼀次的正确码及正确序列，直到在连续的检测中所收到的每⼀位码都与预置数的对应码相同。

在检测过程中，任何⼀位不相等都将回到初始状态重新开始检测。

例3-1描述的电路完成对序列数"11100101"的。

当这⼀串序列数⾼位在前（左移）串⾏进⼊检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。

【例3-1】//顶层⽂件：module XULIEQI(clk,reset,din8,LED7S);input clk;input reset;input [7:0] din8;output [6:0] LED7S;wire [3:0] AB;xulie u1 (clk, din8, reset, din);schk u2 (din,clk,reset,AB);decl7s u3 (AB,LED7S);endmodule//串⾏检测：module schk(DIN,CLK,CLR,AB);input DIN,CLK,CLR;output[3:0] AB;reg [7:0] Q;reg [3:0] AB;parameteridle = 8'b00000000,a = 8'b00000001,b = 8'b00000010,c = 8'b00000100,d = 8'b00001000,g = 8'b01000000,h = 8'b10000000;parameter data=8’b11100101;always @(posedge CLK or negedge CLR) if(!CLR) beginQ <= idle;endelsebegincase(Q)idle:beginif(DIN==data[7]) Q<=a;else Q<=idle;enda:beginif(DIN== data[6]) Q<=b;else Q<=idle;endb:beginif(DIN== data[5]) Q<=c;else Q<=idle;endc:beginif(DIN== data[4]) Q<=d;else Q<=idle;endd:beginif(DIN== data[3]) Q<=e;e:beginif(DIN== data[2]) Q<=f;else Q<=idle;endf:beginif(DIN== data[1]) Q<=g;else Q<=idle;endg:beginif(DIN== data[0]) Q<=h;else Q<=idle;enddefault :Q<=idle;endcaseendalways @(Q)beginif(Q==h) AB <= 4'b1010 ;else AB <= 4'b1011 ;endendmodule//前端预置8位数据输⼊：module xulie(clk, din8, reset, din); input clk;input[7:0] din8;input reset;output din;parameters0 = 3'b000,s3 = 3'b011,s4 = 3'b100,s5 = 3'b101,s6 = 3'b110,s7 = 3'b111;reg[2:0] cur_state,next_state;reg din;always @ (posedge clk or negedge reset) if(!reset) cur_state <= s0;elsecur_state <= next_state;always @ (cur_state or din8 or din ) begincase (cur_state)s0 : begindin <= din8[7];next_state <= s1;ends1 : begindin <= din8[6];next_state <= s2;ends2 : begindin <= din8[5];next_state <= s3;ends3 : begindin <= din8[4];next_state <= s4;ends4 : begindin <= din8[3];next_state <= s5;endnext_state <= s6;ends6 : begindin <= din8[1];next_state <= s7;ends7 : begindin <= din8[0];next_state <= s0;enddefault : begindin <= 1'b0;next_state <= s0;endendcaseendendmodule提⽰：1.若对于D <= "11100101 "，电路需记忆：初始状态、1、11、111 、1110 、11100、111001、1110010、11100101共9种状态。

EDA序列检测器设计

EDA序列检测器设计

8-1 序列检测器设计一、实验目的：用状态机实现序列检测器的设计，了解一般状态机的设计。

二、实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设计的码相同，则输出1，否则输出0。

由于这种检测的关键在于正确码的收到必须是连续的，这就要检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。

在检测过程中任何一位不相等都将回到初始状态重新开始检测。

三、实验程序：实验一LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN,CLK,CLR:IN STD_LOGIC;AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;END SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q:INTEGER RANGE 0 TO 8;SIGNAL D:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIND<="11100101";PROCESS(CLK,CLR)BEGINIF CLR='1' THEN Q<=0;ELSIF CLK'EVENT AND CLK='1' THENCASE Q ISWHEN 0=> IF DIN=D(7)THEN Q<=1;ELSE Q<=0;END IF;WHEN 1=> IF DIN=D(6)THEN Q<=2;ELSE Q<=0;END IF;WHEN 2=> IF DIN=D(5)THEN Q<=3;ELSE Q<=0;END IF;WHEN 3=> IF DIN=D(4)THEN Q<=4;ELSE Q<=0;END IF;WHEN 4=> IF DIN=D(3)THEN Q<=5;ELSE Q<=0;END IF;WHEN 5=> IF DIN=D(2)THEN Q<=6;ELSE Q<=0;END IF;WHEN 6=> IF DIN=D(1)THEN Q<=7;ELSE Q<=0;END IF;WHEN 7=> IF DIN=D(0)THEN Q<=8;ELSE Q<=0;END IF;WHEN OTHERS=> Q<=0;END CASE;END IF;END PROCESS;PROCESS(Q)BEGINIF Q=8 THEN AB<="1010";ELSE AB<="1011";END IF;END PROCESS;END behav;实验二LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK1 ISPORT( CLK,CLR : IN STD_LOGIC;DIN : IN STD_LOGIC;AB : OUT INTEGER RANGE 0 TO 15 ); END SCHK1;ARCHITECTURE behav OF SCHK1 ISTYPE FSM_ST IS(S0,S1,S2,S3,S4,S5,S6,S7,S8);SIGNAL current_state, next_state: FSM_ST;BEGINREG:PROCESS ( CLK ,CLR )BEGINIF CLR = '1' THEN current_state <= S0;ELSIF CLK='1' AND CLK'EVENT THENcurrent_state <= next_state ;END IF ;END PROCESS ;COM:PROCESS( current_state, next_state)BEGINCASE current_state ISWHEN S0 => AB<= 11;IF DIN = '1' THEN next_state<=S1 ;ELSE next_state<=S0;END IF;WHEN S1 => AB<= 11;IF DIN = '1' THEN next_state<=S2 ;ELSE next_state<=S0;END IF;WHEN S2 => AB<= 11;IF DIN = '1' THEN next_state<=S3 ;ELSE next_state<=S0;END IF;WHEN S3 => AB<= 11;IF DIN = '0' THEN next_state<=S4 ;ELSE next_state<=S0;END IF;WHEN S4 => AB<= 11;IF DIN = '0' THEN next_state<=S5 ;ELSE next_state<=S0;END IF;WHEN S5 => AB<= 11;IF DIN = '1' THEN next_state<=S6 ;ELSE next_state<=S0;END IF;WHEN S6 => AB<= 11;IF DIN = '0' THEN next_state<=S7 ;ELSE next_state<=S0;END IF;WHEN S7 => AB<= 11;IF DIN = '1' THEN next_state<=S8 ;ELSE next_state<=S0;END IF;WHEN S8 => AB<= 10;IF DIN = '0' THEN next_state<=S0 ;ELSE next_state<=S0;END IF;END CASE ;END PROCESS;END behav;实验三LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK2 ISPORT( CLK,CLR : IN STD_LOGIC;DIN : IN STD_LOGIC;DT : IN STD_LOGIC_VECTOR(7 DOWNTO 0);AB : OUT INTEGER RANGE 0 TO 15 );END SCHK2;ARCHITECTURE behav OF SCHK2 ISTYPE FSM_ST IS(S0,S1,S2,S3,S4,S5,S6,S7,S8);SIGNAL C_ST: FSM_ST;SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINREG:PROCESS ( CLK ,CLR )BEGINIF CLR = '1' THEN D <= DT;C_ST <= S0;AB <= 11;ELSIF CLK='1' AND CLK'EVENT THEN--current_state <= next_state ;--END IF ;--END PROCESS ;--COM:PROCESS( current_state, next_state) --BEGINCASE C_ST ISWHEN S0 => AB<= 11;IF DIN = D(7) THEN C_ST<=S1 ;ELSE C_ST<=S0;END IF;WHEN S1 => AB<= 11;IF DIN = D(6) THEN C_ST<=S2 ;ELSE C_ST<=S0;END IF;WHEN S2 => AB<= 11;IF DIN = D(5)THEN C_ST<=S3 ;ELSE C_ST<=S0;END IF;WHEN S3 => AB<= 11;IF DIN = D(4) THEN C_ST<=S4 ;ELSE C_ST<=S0;END IF;WHEN S4 => AB<= 11;IF DIN = D(3)THEN C_ST<=S5 ;ELSE C_ST<=S0;END IF;WHEN S5 => AB<= 11;IF DIN = D(2) THEN C_ST<=S6 ;ELSE C_ST<=S0;END IF;WHEN S6 => AB<= 11;IF DIN = D(1) THEN C_ST<=S7 ;ELSE C_ST<=S0;END IF;WHEN S7 => AB<= 11;IF DIN = D(0) THEN C_ST<=S8 ;ELSE C_ST<=S0;END IF;WHEN S8 => AB<= 10;IF DIN = D(0) THEN C_ST<=S0 ;ELSE C_ST<=S0;END IF;END CASE ;END IF;END PROCESS;END behav;实验四LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK3 ISPORT(DIN,CLK,CLR:IN STD_LOGIC;DATAIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END SCHK3;ARCHITECTURE f3 OF SCHK3 ISTYPE ST_TYPE1 IS (s0,s1,s2,s3,s4,s5,s6,s7,s8);SIGNAL C_ST:ST_TYPE1;SIGNAL Q:STD_LOGIC;BEGINPROCESS(CLR,CLK)BEGINIF CLR='1' THEN C_ST<=s0;Q<='0';ELSIF CLK='1' AND CLK'EVENT THENCASE C_ST ISWHEN s0 => IF DATAIN(7)=DIN THEN C_ST<=s1;ELSIF C_ST<=s0;END IF;WHEN s1 => IF DATAIN(6)=DIN THEN C_ST<=s2;ELSIF C_ST<=s0;END IF;WHEN s2 => IF DATAIN(5)=DIN THEN C_ST<=s3;ELSIF C_ST<=s0;END IF;WHEN s3 => IF DATAIN(4)=DIN THEN C_ST<=s4;ELSIF C_ST<=s0;END IF;WHEN s4 => IF DATAIN(3)=DIN THEN C_ST<=s5;ELSIF C_ST<=s0;END IF;WHEN s5 => IF DATAIN(2)=DIN THEN C_ST<=s6;ELSIF C_ST<=s0;END IF;WHEN s6 => IF DATAIN(1)=DIN THEN C_ST<=s7;ELSIF C_ST<=s0;END IF;WHEN s7 => IF DATAIN(0)=DIN THEN C_ST<=s8;ELSIF C_ST<=s0;END IF;WHEN s8 => Q<='1';END CASE;END IF;END PROCESS;IF Q='1' THEN AB<="1010";ELSIF AB<="1011";END IF;END f3;四、仿真结果：实验一实验二实验三实验四五、硬件分配：实验一F-7键7 键6 键2、键1 数码管6CLR CLK DIN AB(3) AB(2) AB(1) AB(0) PIO11 PIO9 PIO10 PIO39 PIO38 PIO37 PIO36 Pin4 Pin 2 Pin3 Pin160 Pin159 Pin158 Pin141 实验二同上实验三同上实验四同上六、实验结论：实验一是moore型状态机，其优点是其输出仅与当前的状态有关，是同步输出状态机。

实验三_用状态机实现序列检测器的设计

实验三_用状态机实现序列检测器的设计

实验三_用状态机实现序列检测器的设计引言：序列检测器是一类常用的电子设计电路，它在接收到特定的输入序列时，会产生特定的输出序列。

在许多应用场景中，如通信系统、数字信号处理和自动控制等领域，序列检测器都发挥着重要的作用。

本实验将利用状态机的概念，设计并实现一个简单的序列检测器。

一、序列检测器的设计原理序列检测器的设计原理基于状态机的思想。

状态机是一种抽象的计算模型，它由一组状态、一组输入和一组转移动作组成。

在序列检测器中，输入序列被连续地输入，状态也会根据输入进行不断变化。

当状态机检测到了预设的特定输入序列时，就会产生相应的输出序列。

二、序列检测器的设计步骤1.确定输入和输出序列：首先确定所需检测的输入序列和对应的输出序列，这将决定状态机的状态转移条件。

2.绘制状态转移图：根据输入和输出序列，绘制状态转移图，即用状态变量和状态转移条件表示状态转移关系。

3.设计状态机的状态转移表：根据状态转移图，将所有可能的状态转移关系整理为一个状态转移表。

4.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能。

三、设计实例在本实验中，我们以一个简单示例为例，演示序列检测器的设计流程。

假设输入序列为0101，当检测到该输入序列时，输出序列为011.确定输入和输出序列：输入序列为0101，输出序列为012.绘制状态转移图：根据输入和输出序列，绘制状态转移图如下：0/00，S0，1/1/1说明：状态S0表示未检测到特定输入序列，状态S1表示检测到特定输入序列。

3.设计状态机的状态转移表：根据状态转移图，得到状态转移表如下：输当前状态，0，1S0，S0，S1S1，S0，S14.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能，伪代码如下：if (当前状态 == S0)if (输入 == 0)当前状态=S0;输出=0;} else if (输入 == 1)当前状态=S1;输出=0;}} else if (当前状态 == S1)if (输入 == 0)当前状态=S0;输出=1;} else if (输入 == 1)当前状态=S1;输出=1;}}四、实验总结本实验利用状态机的思想，设计并实现了一个简单的序列检测器。

(整理)实验三序列发生器与序列检测器实验报告.

(整理)实验三序列发生器与序列检测器实验报告.

南昌大学实验报告姓名: 学号：6100210173 专业班级：中兴通信101实验类型：验证□综合■设计□创新□实验日期：2012、11、16实验四序列信号发生器与检测器设计一、实验目的1、.学习VHDL文本输入法2、学习有限状态机的设计3、设计序列信号发生器和检测器二．实验内容与要求1. 设计序列发生器，完成序列为0111010011011010的序列生成器2．用有限状态机设计序列检测器，实现串行序列11010的检测器3. 若检测到符合要求的序列，则输出显示位为“1”，否则为“0”4. 对检测到的次数计数三．设计思路1.设计分频器因为最终要把待检测序列的检测次数在数码管上显示出，所以必须设计一个分频器，将起始频率作为数码管的扫描频率，而将分频后的频率作为序列发生器的移位频率，所以在程序中设置10KHZ进行分频分成1HZ脉冲（10KHZ的扫描频率是为了让数码管的动态显示更加清晰）2.设计序列发生器在这次的设计序列发生器时没有用状态转移的方法来来形成一个16位的序列，而是通过直接设计一串16位的序列，通过对最高位的输出与并置来形成一串循环的16位序列，这样设计简单方便，易于操作与控制，也减少了在状态转移产生的误差，其主要的核心程序为：architecture bhv of p2 issignal bs: std_logic_vector(15 downto 0):="0111010011011010";beginxlout<=bs(15);process (clk1hz)beginif (clk1hz'event and clk1hz='1') thenbs<= bs(14 downto 0)&bs(15);先将序列最高位输出至序列检测器中，然后在一个脉冲作用下，将此时最高位变成最低位，其余14位不变，使序列循环移动，最终形成一个16位循环序列。

实验三用状态机实现序列检测器的设计

实验三用状态机实现序列检测器的设计
• 由processing->start compile对设计进行全编译 • 再由processing -> start simulation 进行时序
仿真，分析结果
4、锁引脚
1）根据DE2_pin_assignments文件内容、格式制作 本设计引脚对应文件的引脚锁定文件： XUELIEQI.csv
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿 真，并对结果进行分析。
• 时序仿真
• 由assignments->settings,更改仿真器的设置为 时序仿真：timing
• 双击波形文件下的空白区，得到如下对话框，点 击Noder Finder
弹出下面的对话框，单击List，选中AB、CLK、CLR 、DIN、Q几个端口，单击>_后，点击OK
• 由edit->end time ，设定仿真终止时间为 1us, 选中CLK点击 设置周期是10ns，
并对CLR,DIN作相应设置
• 由assigments->settings，对仿真工具设定为功 能仿真，并将激励文件调入
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿
实验三 用状态机实现序列检测器的设计
任务分析
• 本次实验的核心是：应用有限状态机设计思路， 检测输入的串行数据是否是”11100101”。
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实验三用状态机实现序列检测器的设计
一、实验目的：
用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。

二、原理说明：
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。

由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。

在检测过程中，任何一位不相等都将回到初始状态重新开始检测。

例3-1描述的电路完成对序列数"11100101"的。

当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。

【例3-1】
//顶层文件：
module XULIEQI(clk,reset,din8,LED7S);
input clk;
input reset;
input [7:0] din8;
output [6:0] LED7S;
wire [3:0] AB;
xulie u1 (clk, din8, reset, din);
schk u2 (din,clk,reset,AB);
decled7s u3 (AB,LED7S);
endmodule
//前端预置8位数据输入：
module xulie(clk, din8, reset, din);
input clk;
input[7:0] din8;
input reset;
output din;
parameter
s0 = 3'b000,
s1 = 3'b001,
s2 = 3'b010,
s3 = 3'b011,
s4 = 3'b100,
s5 = 3'b101,
s6 = 3'b110,
s7 = 3'b111;
reg[2:0] cur_state,next_state;
reg din;
always @ (posedge clk or negedge reset) if(!reset)
cur_state <= s0;
else
cur_state <= next_state;
always @ (cur_state or din8 or din ) begin
case (cur_state)
s0 : begin
din <= din8[7];
next_state <= s1;
end
s1 : begin
din <= din8[6];
next_state <= s2;
end
s2 : begin
din <= din8[5];
next_state <= s3;
end
s3 : begin
din <= din8[4];
next_state <= s4;
end
s4 : begin
din <= din8[3];
next_state <= s5;
end
s5 : begin
din <= din8[2];
next_state <= s6;
end
s6 : begin
din <= din8[1];
next_state <= s7;
end
s7 : begin
din <= din8[0];
next_state <= s0;
end
default : begin
din <= 1'b0;
next_state <= s0;
end
endcase
end
endmodule
提示：1.若对于D <= "11100101 "，电路需记忆：初始状态、1、11、111 、1110 、11100、111001、1110010、11100101 共9种状态。

三、实验内容：
1. 编写由两个主控进程构成的有限状态机。

画出状态图，并给出其仿真测试波形；
2.
提示：可以在default分支选用显示“0”。

3. 利用ISE对文本编辑输入、仿真测试并给出仿真波形，了解控制信号的时序。

最后进行引脚锁定并完成硬件测试实验。

✓拟用SW3---SW0，J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块）
✓一个7段数码显示译码器作为检测结果的输出显示，
✓为了显示可控，清晰，拟用V16,D18实现时钟，复位信号的输入。

4、由于需要用按键V16作为时钟输入，按键D18作为系统复位输入，所以需调用实验二中应用的消抖模块，对两个按键输入信号进行消抖。

5. 下载后，按以下提示进行操作：
1）、用SW3-SW0, J4接口的E8,F8,C7,D7键输入待测序列数"11100101 "；
2）、按下RESET(D18)键；
3）、按V16键（时钟clk输入）8次，这时若串行输入的8位二进制序列码与预置码"11100101 "相同，则数码管HEX0应从原来的B变成A ，表示序列检测正确，否则仍为B。

四、思考题：
说明代码表达的是什么类型的状态机，它的优点是什么？详述其功能和对序列数检测的逻辑过程；
五、实验报告：
根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。

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