陕西科技大学 电子系统设计(EDA)模拟试卷

陕西科技大学电子专业EDA模拟试卷一、选择题：（20分）1．下列是EDA技术应用时涉及的步骤：A. 原理图/HDL文本输入;B. 适配;C. 时序仿真;D. 编程下载;E. 硬件测试; F. 综合请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：A → ___F___ → ___B__ → ____C___ → D → ___E____2．PLD的可编程主要基于A. LUT结构或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 ____A_____CPLD 基于 ____B_____3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。

对于A. FPGA B. CPLD 两类器件：一位热码状态机编码方式适合于 ____A____ 器件；顺序编码状态机编码方式适合于 ____B____ 器件；4．下列优化方法中那两种是速度优化方法：____B__、__D__A. 资源共享B. 流水线C. 串行化D. 关键路径优化5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D.综合是纯软件的转换过程，与器件硬件结构无关；6．嵌套的IF语句，其综合结果可实现___D___。

A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。

DA. idata <= “00001111”;B. idata <= b”0000_1111”;C. idata<= X”AB”;D. idata<= B”21”;8、在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。

A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.ifclk’stable and not clk = ‘1’ then8．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___A. ROMB. CPLDC. FPGAD.GAL二、EDA名词解释，（10分）写出下列缩写的中文（或者英文）含义：1.ASIC 专用集成电路2.FPGA 现场可编程门阵列3.CPLD 复杂可编程逻辑器件4.EDA 电子设计自动化5.IP 知识产权核6.SOC 单芯片系统简要解释JT AG，指出JTAG的用途JTAG，joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。

三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。

-- N-bit Up Counter with Load, Count Enable, and-- Asynchronous ResetLibrary ieee;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Use IEEE.std_logic_arith.all;Entity counter_n isgeneric(width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector (width - 1downto 0));End counter_n;Architecture behave of counter_n isSignal count :std_logic_vector (width-1 downto 0);Beginprocess (clk, rst)Beginifrst = '1' thencount <= (others => ‘0’); ―― 清零elsif clk’event and clk = ‘1’then ―― 边沿检测if load = '1' thencount<= data;elsif en = '1' thencount<= count + 1;end if;end if;end process;q <= count;end behave;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARY IEEE; -- 1USE IEEE.STD_LOGIC_1164.ALL; -- 2ENTITY LED7SEG IS -- 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); -- 4CLK : IN STD_LOGIC; -- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); -- 6 END LED7SEG; -- 7ARCHITECTURE one OF LED7SEG IS -- 8SIGNAL TMP : STD_LOGIC; -- 9BEGIN -- 10SYNC : PROCESS(CLK, A) -- 11BEGIN -- 12IF CLK'EVENT AND CLK = '1' THEN -- 13TMP <= A; -- 14END IF; -- 15 END PROCESS; -- 16OUTLED : PROCESS(TMP) -- 17BEGIN -- 18CASE TMP IS -- 19WHEN "0000" => LED7S <= "0111111"; -- 20WHEN "0001" => LED7S <= "0000110"; -- 21WHEN "0010" => LED7S <= "1011011"; -- 22WHEN "0011" => LED7S <= "1001111"; -- 23WHEN "0100" => LED7S <= "1100110"; -- 24WHEN "0101" => LED7S <= "1101101"; -- 25WHEN "0110" => LED7S <= "1111101"; -- 26WHEN "0111" => LED7S <= "0000111"; -- 27WHEN "1000" => LED7S <= "1111111"; -- 28WHEN "1001" => LED7S <= "1101111"; -- 29END CASE; -- 30 END PROCESS; -- 31 END one;1．在程序中存在两处错误，试指出，并说明理由：在MAX+PlusII中编译时，提示的错误为：Error: Line 14: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: Type error: type in waveform element must be "std_ulogic"Error: Line 19: File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd: VHDL syntax error: expected choices in case statement14行，TMP和A矢量位宽不一致19行，CASE语句缺少WHEN OTHERS语句处理剩余条件2．修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1 行号：9程序改为：SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2 行号：29程序改为：这行后添加 when others => null;五、阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three IS PORT(clk,d : IN STD_LOGIC; dout : OUT STD_LOGIC ); END;ARCHITECTURE bhv OF three IS SIGNAL tmp: STD_LOGIC; BEGINP1: PROCESS(clk) BEGINIF rising_edge(clk) THEN Tmp<= d; dout<= tmp; END IF;END PROCESS P1; END bhv;六、写VHDL 程序：（20分）1. 数据选择器MUX,其系统模块图和功能表如下图所示。

试采用下面四种方式中的两种来描述该数据选择器MUX 的结构体。

SEL COUT 00011011OTHERSA orB A xor BA norB A and B “XX ”Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入Cout : out std_logic_vector(1 downto 0) );End mymux;(1)Architecture one of mymux isBeginProcess (sel, ain, bin)BeginIf sel = “00” then cout<= ain or bin;Elsifsel = “01” t hen cout<= ainxor bin;Elsifsel = “10” then cout<= ain and bin;Else cout<= ain nor bin;End if;End process;End one;(2)Architecture two of mymux isBeginProcess (sel, ain, bin)BeginCase sel iswhen “00” =>cout<= ain or bin;when “01” =>cout<= ainxor bin;when “10” =>cout<= ain and bin;when others =>cout<= ain nor bin;End case;End process;End two;2. 看下面原理图，写出相应VHDL描述Library ieee;Use ieee.std_logic_1164.all;Entity mycir isPort (ain , bin , clk : in std_logic;Cout : out std_logic);End mycir;Architecture one of mycir isSignal tb, tc;BeginProcess (clk) beginIf clk’event and clk = ‘1’ thentb<= bin;end if;End process;Process (clk, tc) beginIf clk = ‘1’ then cout<= tc;end if;End process;Tc<= ainxortb;End one;一、简答题：（30分，每题6分)1.简述CPLD和FPGA的结构特点与应用特性。