(完整word版)1.测试1位全加器的仿真
实验一 1位全加器电路设计知识分享
实验一1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
仅供学习与交流，如有侵权请联系网站删除谢谢2图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的工作。
在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
仅供学习与交流，如有侵权请联系网站删除谢谢3图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框仅供学习与交流，如有侵权请联系网站删除谢谢4接着点击NEXT进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。
这里选择Cyclone系列的EP1C6Q240C8。
图1-4 新建添加文件对话框仅供学习与交流，如有侵权请联系网站删除谢谢5图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。
实验五1位全加器的文本输入（波形仿真应用）
实验五 1位全加器的文本输入（波形仿真用）1.实验目的通过此实验让学生逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用方法及VHDL 的编程方法。
学习电路的仿真方法。
2.实验内容本实验的内容是建立一个1位全加器。
在实验箱上的按键KEY1~KEY3分别为A、B 和Cin，并通过LED1~LED3指示相应的状态。
输出Sum和Cout通过LED7和LED8指示。
3.实验原理1位全加器的真值表如下所示。
表1位全加器逻辑功能真值表4.实验步骤(1) 启动Quartus II，建立一个空白工程，然后命名为full_add.qpf。
(2) 新建full_add.vhd源程序文件，编写代码。
然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。
也可采用原理图文件的输入方式，建立半加器，然后在组成１位全加器。
原理图如下所示半加器设计1位全加器设计(3) 波形仿真步骤如下：① 在Quartus II 主界面中选择File → New 命名，打开新建文件对话框，从中选择V ector Waveform File ，如下图所示。
单击OK 建立一个空的波形编辑窗口。
选择File →Saveas 改名为full_add.vwf。
此时会看到窗口内出现如下图所示。
图 新建文件对话框 图 新建波形文件界面② 在上图所示的Name 选项卡内双击鼠标左键，弹出如图 所示的对话框。
在该对话框中单击Node Finder 按钮，弹出如图 所示的对话框。
图 添加节点对话框③ 按照下图所示进行选择和设置，先按下“list ”按钮，再按下“>>”按钮添加所有节点，最后按下“ok ”按钮。
图添加节点④波形编辑器默认的仿真结束时间为1us，根据仿真需要可以设置仿真文件的结束时间。
选择Edit→ End Time命令可以更改。
这里采用默认值不需更改。
图添加完节点的波形图⑤编辑输入节点的波形。
编辑时将使用到波形编辑工具栏中的各种工具。
实验一 1位全加器的设计(修改后)
• 步骤三：编辑全加器的原理图： 步骤三：编辑全加器的原理图：
• 由file->new,打开原理图文件Block Diaoram/Schematic File，并存盘为full_adder.bdf
左键双击原理图编辑窗空白处，弹出如下窗口
• 调入 1）半加器：half_adder, 2）二输入或门：2or, 3）输入，输出引脚
实验一 1位全加器的设计 位全加器的设计
一位全加器的原理分析
• 一位全加器可由两个一位半加器与一个或 门构成，其原理图如下图。
该设计利用层次结构描述法， • 首先设计半加器电路，将其打包为半加器 模块； • 然后在顶层调用半加器模块 半加器模块和ALTERA提供 半加器模块 的二输入或门 输入或门组成全加器电路； 输入或门 • 最后将全加器电路编译下载到实验箱，
输入是 两个加数：ain,bin, 一个进位：cin 这三个输入数据是1位（1bit),可由DE2的 SW0,SW1,SW2提供 为了显示更加清楚，可以将ain,bin,cin的输出引 出到DE2上的红色发光二极管显示，可选用 LEDR0,LEDR1,LEDR2. 输出是： 输出是： 和:sum 进位:cout 输出可由DE2的绿色发光二极管显示，可选用 LEDG0,LEDG1
• 步骤一：建立full_adder的工程 (project)
新建立full_adder工程（project)
设置project相关参数
• 设置project放置的位置及其名称,随后按 Next继续
• 添加文件到工程（project)中，在无相关文件需要 添加的情况下，按Next继续
• 选择FPGA目标器件，根据DE2的平台情况，选 择cyclone II系列的EP2C35F672C6,继续
1.测试1位全加器的仿真
可编程逻辑器件设计实验报告实验名称： 测试1位全加器的仿真 实验目的： 使用modelsim 编写test bench 代码实现测试1位全加器的仿真，并得到输出波形实验时间： 年 月 日 地点：实验室学生姓名： 学号：实验名称： 测试1位全加器的仿真1、 实验步骤1. 创建工程文件，并命名为full_adder_test 。
2. 将已存在的full_adder 的verilog HDL File 添加到工程文件中，并创建modelsim 仿真文件，命名为full_adder_tb 。
3. 在modelsim 仿真文件中输入代码，并编译。
2、 VerilogHDL 代码module full_adder_1(ina,inb,ci,co,sum);input ina,inb,ci;output co,sum;assign {co,sum}=ina+inb+ci;endmodule3、Test bench 仿真代码：`timescale 1ns/1nsmodule full_adder_tb;reg a,b,c;wire co,sum;integer i,j;parameter delay=100;装订 线full_adder_1 U1(a,b,c,co,sum);initialbegina=0;b=0;c=0;for(i=0;i<2;i=i+1)for(j=0;j<2;j=j+1)begina=i;b=j;c=0;#delay;endfor(i=0;i<2;i=i+1)for(j=0;j<2;j=j+1)begina=i;b=j;c=1;#delay;endendendmodule4、RTL视图5、仿真结果。
一位全加器实验报告
实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。
正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。
实验一1 1位全加器的设计
实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。
图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘，并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装目录中。
芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件，首先设计半加器，输入如下源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。
4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模块；5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路，并连接输入、输出引脚。
完成后另保存full_adder.sch。
6.对设计进行综合，如出现错误请按照错误提示进行修改。
7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全加器的逻辑功能，观察两类波形的差异。
实验一1位二进制全加器的设计
实验一1位二进制全加器的设计(共6页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--龙岩学院实验报告班级学号姓名同组人实验日期室温大气压成绩实验题目：基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。
2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。
3、学习EDA-V型实验系统的基本使用方法。
二、实验仪器装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干三、实验原理半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。
半加器的逻辑函数为式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。
表1为半加器真值表。
表1A B C S0000010110011110显然，异或门具有半加器求和的功能，与门具有进位功能。
其逻辑图跟逻辑符号如下图：全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。
表2为全加器的真值表。
表2A iB iC I-1C i S0000000101010010111010001101101101011111由真值表可得出逻辑函数式式中，A i和B i是两个相加的1为二进制数，C i-1是由相邻低位送来的进位数，S I是本位的全加和，C I是向相邻高位送出的进位数。
其逻辑图跟逻辑符号如下图所示：四、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。
如有输入错误，修改后再进行编译。
4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。
一位全加器(1)
u3:or2a PORTMAP(a=>d,b=>f,c=>cout);
END ARCHITECTURE fd1;
引脚分配：
端口名
端口模式
引脚
ain
Input
Pin_66
bin
Input
Pin_64
cin
Input
END ENTITYh_adder;
ARCHITECTURE fht;=NOT(a XOR(NOT b));
co<=a AND b;
END ARCHITECTURE fh1;
（2）或门逻辑描述：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
Pin_62
cout
Out
Pin_51
sum
Out
Pin_52
五实验过程：
半加器的VHDL描述
或门的VHDL描述
1位二进制全加器顶层VHDL描述
引脚设定
六实验结果：
输出波形图
3.通过电路仿真和硬件验证，进一步了解1位全加器的功能。
三实验内容：
用原理图输入设计法和VHDL文本输入设计法分别设计1位全加器，并下载到CH4实验箱上运行。
四实验原理：
1位全加器可以由两个半加器和一个或门连接而成，因而可根据半加器的电路（如图3-1所示）或真值表写出或门和半加器的VHDL描述。然后根据图3-2写出全加器的顶层描述。
图3-1 半加器h_adder电路图及其真值表
图3-2 全加器f_adder电路图及其实体模块
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可编程逻辑器件设计实验报告
实验名称： 测试1位全加器的仿真 实验目的： 使用modelsim 编写test bench 代码实现测试1位全加器的仿真，并得到
输出波形 实验时间： 年 月 日 地点：实验室 学生姓名： 学号：
实验名称： 测试1位全加器的仿真
1、 实验步骤
1. 创建工程文件，并命名为full_adder_test 。
2. 将已存在的full_adder 的verilog HDL File 添加到工程文件中，并创建modelsim 仿真文件，命名为full_adder_tb 。
3. 在modelsim 仿真文件中输入代码，并编译。
2、 VerilogHDL 代码
module full_adder_1(ina,inb,ci,co,sum);
input ina,inb,ci;
output co,sum;
assign {co,sum}=ina+inb+ci;
endmodule
3、Test bench 仿真代码：
`timescale 1ns/1ns
module full_adder_tb;
reg a,b,c;
wire co,sum;
integer i,j; parameter delay=100;
装
订 线
full_adder_1 U1(a,b,c,co,sum);
initial
begin
a=0;b=0;c=0;
for(i=0;i<2;i=i+1)
for(j=0;j<2;j=j+1)
begin
a=i;b=j;c=0;
#delay;
end
for(i=0;i<2;i=i+1)
for(j=0;j<2;j=j+1)
begin
a=i;b=j;c=1;
#delay;
end
end
endmodule
4、RTL视图
5、仿真结果。