全数字锁相环的VHDL设计【开题报告】
数字锁相环
摘要本设计是在FPGA上设计数字锁相环。
选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLP）模块，数控振荡器（DCO）模块和除Ｎ分频。
最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。
关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。
Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification.Keywords:digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。
高速低抖动全数字锁相环的设计研究的开题报告
高速低抖动全数字锁相环的设计研究的开题报告一、研究背景和目的在当前数字信号系统中，低抖动时钟是非常重要的。
低抖动的时钟信号可以提高数据传输的可靠性和稳定性，在数字信号处理、通信系统、雷达、高速采集等领域得到广泛应用。
因此，设计一款高速低抖动全数字锁相环是十分必要的。
本文的研究目的在于设计一种高速低抖动的全数字锁相环，通过对锁相环内部的数字控制电路、数字滤波电路、数字相位频率检测器以及数字控制振荡器等模块的优化设计，从而达到减小整个锁相环系统抖动的目的。
二、研究内容和方法本文的研究内容主要包括以下几个方面：1. 锁相环内部的数字控制电路设计：本文将设计一种数字控制电路，以实现锁相环的数字化控制。
数字控制电路将接收锁相环的参考信号和反馈信号，通过锁相环的数字滤波器、数字相位频率检测器以及数字控制振荡器等模块，控制锁相环的输出信号，以实现锁相环的数字化控制。
2. 数字滤波电路的优化设计：本文将优化数字滤波器的设计，以减小数字滤波电路对时钟信号的抖动。
3. 数字相位频率检测器的设计：本文将设计一种数字相位频率检测器，以实现对参考信号和反馈信号的比较，从而实现对锁相环输出信号相位和频率的数字控制。
4. 数字控制振荡器的设计：本文将设计一种数字控制振荡器，以实现对锁相环输出信号频率的控制。
数字控制振荡器将接收相位差误差信号，通过数字控制电路对其进行数字控制，从而调整输出信号的频率。
本文的研究方法主要包括以下几个方面：1. 软件设计仿真：使用ADS软件进行数字电路仿真，验证各个模块的设计是否合理，并通过仿真分析锁相环系统的抖动性能。
2. 硬件设计实现：采用高速数字集成电路实现本文所设计的锁相环电路，并通过测试和分析验证其抖动性能，测试数据将记录并进行分析。
三、预期成果和意义本文的预期成果为设计实现一种高速低抖动的全数字锁相环，通过对锁相环内部的数字控制电路、数字滤波电路、数字相位频率检测器以及数字控制振荡器等模块的优化设计，实现锁相环系统的低抖动性能与高稳定性，并在数字信号处理、通信系统、雷达、高速采集等领域得到广泛应用。
基于全数字锁相环的时间数字转换器的研究的开题报告
基于全数字锁相环的时间数字转换器的研究的开题报告一、研究背景及意义时间数字转换器是指将时间信号转换为数字信号的电子设备。
在许多应用场合中，需要对时间信号进行高精度的测量和处理，例如雷达、GPS、通信等领域。
时间数字转换器是这些应用的关键组件之一。
传统的时间数字转换器通常采用基于脉冲计数器的方式实现，但其精度和速度都较低。
因此，研究一种新型的高性能时间数字转换器是十分必要的。
本研究拟采用基于全数字锁相环技术的时间数字转换器，该技术是一种先进的数字信号处理技术，可以实现高精度、高速度的时间数字转换，具有很强的应用价值。
同时，该技术在数字时钟、数字信号处理等领域也有广泛的应用，因此其研究对于提高国内技术水平和推动相关领域的发展具有重要意义。
二、研究目标及内容本研究的主要目标是设计一种基于全数字锁相环的高精度时间数字转换器，并进行实现和验证。
具体而言，研究内容包括：1. 建立全数字锁相环的数学模型和仿真模型，并进行性能分析和优化。
2. 设计和实现基于全数字锁相环的时间数字转换器系统，并对其进行可靠性测试和性能评估。
3. 对实现的时间数字转换器进行误差分析和校准，评估其精度和稳定性。
4. 探索时间数字转换器的应用场景，并对其在雷达、GPS、通信等领域的性能进行测试。
三、研究方法本研究主要采用仿真和实验相结合的方法进行，具体包括：1. 利用MATLAB等工具建立基于全数字锁相环的数学模型和仿真模型，并进行性能评估和优化。
2. 设计和实现基于FPGA（Field Programmable Gate Array）的时间数字转换器原型系统，并进行可靠性测试和性能评估。
3. 对实现的时间数字转换器进行误差分析和校准，评估其精度和稳定性。
4. 在实验室中搭建测试平台，对时间数字转换器在雷达、GPS、通信等领域的性能进行测试和验证。
四、研究成果及预期本研究的最终成果为基于全数字锁相环的高精度时间数字转换器，预期达到以下技术水平：1. 时间分辨率达到纳秒级别，误差小于10 ps。
全数字锁相环的VHDL设计【文献综述】
文献综述电子信息工程全数字锁相环的VHDL设计前言锁相环其实不是什么新东西，很早以前就有人使用了。
锁相技术的理论早在1932年就被提出来了，但直到40年代在电视机中才得到广泛的应用，用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。
锁相环的英文全称是（Phase-Locked Loop），简称PLL，锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环。
是实现相位自动控制的负反馈系统，它使振荡器的相位和频率与输入信号的相位和频率同步。
主题从前言的论述中我们知道了锁相环路具有一些相当优良的功能，且成本低、使用方便，因而它已成为电子技术领域中一种相当有用的技术手段，获得了越来越广泛的应用。
锁相环可以分为模拟锁相环和数字锁相环。
模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。
压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。
数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。
分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步[1]。
应用于SoC的全数字锁相环设计的开题报告
应用于SoC的全数字锁相环设计的开题报告1. 研究背景随着数字信号处理技术的不断发展，SoC（System on Chip）中集成的数字电路越来越复杂，其内部的时钟分频系统也变得异常重要。
在数字电路系统中，时钟信号的稳定性和精度直接影响数字系统的性能和稳定性。
因此，全数字锁相环（Digital Phase Locked Loop，DPLL）在SoC 中得到了广泛应用。
全数字锁相环是一种数字电路，能够使输入信号与VCO（Voltage-Controlled Oscillator）的频率同步，可以在高达数GHz的速度下实现精确的相位调整。
全数字锁相环没有模拟环路滤波器，具有抗干扰能力强、可调性和调试性好等优点。
因此，在数字电路系统中，全数字锁相环已成为最为常见的时钟同步方案之一。
2. 研究内容本文将深入探讨如何设计一种高性能的全数字锁相环电路，并将其应用于SoC中。
本文的研究内容如下：（1）锁相环的基本原理：介绍锁相环的基本工作原理，包括锁定范围、捕获范围、稳定性等指标的定义与计算。
（2）基本模块设计：详细介绍数字锁相环中的基本模块——相位检测器、数字控制器和VCO，并对每个模块的实现方式进行分析和设计。
（3）噪声分析及抑制：对锁相环中的噪声进行分析和抑制，例如抖动噪声、相位噪声等。
（4）时钟分频及输出：实现数字锁相环的时钟分频功能，并通过分频器输出相应的时钟信号。
（5）仿真分析：利用Cadence仿真工具对所设计的电路进行仿真分析，对电路的性能进行评估。
3. 研究意义本文设计的全数字锁相环电路具有以下特点：（1）采用数字电路实现，具有抗干扰能力强、可调性和调试性好等优点；（2）具有高速、高精度、低杂波等特性，能够满足SoC中对时钟同步的高要求；（3）在电路设计过程中，对噪声进行分析和抑制，提高了电路的稳定性和精度。
本文采用的研究方法为理论研究与实验仿真相结合，能够提高锁相环电路设计的可靠性和优化性。
《基于VHDL数字频率计的设计》开题报告 (1) (2)
商洛学院本科毕业设计（论文）开题报告题目基于VHDL数字频率计的设计学院名称物理与电子信息工程系专业班级电子信息工程10级2班学生姓名吕超学号指导教师刘萌填表时间： 2014 年 3 月 10日填表说明1.开题报告作为毕业设计（论文）答辩委员会对学生答辩资格审查的依据材料之一。
2.此报告应在指导教师指导下，由学生在毕业设计（论文）工作前期完成，经指导教师签署意见、相关系主任审查后生效。
3.学生应按照学校统一设计的电子文档标准格式，用A4纸打印。
4.参考文献不少于8篇，其中应有适当的外文资料（一般不少于2篇）。
5.开题报告作为毕业设计（论文）资料，与毕业设计（论文）一同存档。
设计（论文）基于VHDL数字频率计的设计题目设计（论文）类型（划“√”）工程设计应用研究开发研究基础研究其它√一、本课题的研究目的和意义数字频率计是电子设计、仪器仪表、资源勘测、计算机、通讯设备、音频视频等应用领域不可缺少的测量仪器, 被广泛应用于航天、电子、测控等领域。
在数字电路中，频率计属于时序电路，它主要由具有记忆功能的触发器构成。
在计算机及各种数字仪表中，都得到了广泛的应用；在CMOS电路系列产品中，频率计是用量最大、品种最多的产品。
许多物理量的测量, 如振动、转速等的测量都涉及到或可以转化为频率的测量，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
传统的数字频率计一般是由分离元件搭接而成，用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差大、可靠性差。
后来随着单片机的大规模的应用, 出现了不少用单片机控制的频率测量系统。
相对于以前用分离元件搭接起来的频率测量系统, 单片机控制的频率测量系统在频率测量范围、频率测量精度和频率测量速度上都有了很大的提高。
但由于单片机工作频率的限制、单片机内部计数器位数的限制等因素, 由单片机控制的频率测量系统无法在频率测量范围、频率测量精度和频率测量速度上取得重大突破。
基于VHDL电子密码锁开题报告
1、CPLD的研究现状
当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。可编程逻辑器件是近几年来才发展起来的一种新型集成电路，是当前数字系统设计的主要硬件基础，是硬件编程语言VHDL的物理实现工具，可编程逻辑器件对数字系统设计自动化起着重要作用，可以说没有了编程逻辑器件就没有当前的数字自动化。目前，以这种可编程逻辑器件为原材料，进行的EDA设计模式已经成为当前数字设计的主流。
毕 业 论 文﹙设 计﹚开 题 报 告
题目基于VHDL的密码锁设计
学生姓名
所在院(系)电气与电子工程学院
专业班级
指导教师
2012年3月10日
题目
基于VHDL的数码锁设计
一、选题的目的及研究意义
现存的密码锁大多是基于数字电路设计的，这种密码锁设计思路简单、易于实现，但是过多的原器件的组合给推广和流行带来了不便。根据这种情况研究出来一种功能强大、易于推广的密码锁已经迫在眉睫。现在广为流行的VHDL语言，描述能力强、覆盖面广、抽象能力强，所以采用VHDL建立硬件模型可以解决原器件过多而导致设计复杂的问题。
用VHDL可以快速灵活地设计出符合各种要求的数字密码锁，而且操作简单，稍加修改就可以改变密码的位数，增强其安全性，且很容易做成ASIC芯片，使设计过程达到高度自动化，并能够在设计完成后在Quartus II环境下进行电路的模拟仿真。
本次设计为开发出一种具有体积小，功耗低，操作简单易于修改和维护，具有良好的应用前景的密码锁。
三、对本课题将要解决的主要问题及解决问题的思路与方法、拟采用的研究方法（技术路线）或设计（实验）方案进行说明，论文要写出相应的写作提纲
一种基于VHDL语言的全数字锁相环的实现
一种基于VHDL语言的全数字锁相环的实现
随着集成电路技术的不断进步，数字化应用逐渐普及，在数字通信、电力系统自动化等方面越来越多地运用了数字锁相环。
它的好处在于免去了模拟器件的繁琐，而且成本低、易实现、省资源。
本文综合以上考虑，在一片FPGA 中以Quartus II 为平台用VHDL 实现了一个全数字锁相环功能模块，构成了片内锁相环。
数字锁相环是一种相位反馈控制系统。
在数字锁相环中，由于误差控制信号是离散的数字信号而不是模拟信号，与之相对应，受控的输出相位的改变是离散的而不是连续的；此外，环路组成的部件也全由数字电路实现，故名数字锁相环[1]。
常用的数字锁相环原理如1 数字锁相环的结构及工作原理如鉴相器其实就是一个异或门，它将输入信号Din 与位同步脉冲输出信号Dout 相异或，比较它们之间的相位差，并输出相位误差信号作为K 变模可逆计数器的计数方向的控制信号CS。
当环路锁定时，这个控制信号为占空比
是50%的方波。
K 变模可逆计数器根据相差信号CS 的变化，向不同的方向计数。
当CS 为逻辑1 时，计数器向下计数，如果计到0，则输出一个借位脉冲给脉冲加减器；当CS 为逻辑0 时，计数器向上计数，如果计到模值，则输出一个进位脉冲给脉冲加减器。
脉冲加减器是根据K 变模可逆计数器输出的进位、借位脉冲来不断地对本地时钟进行调整。
当有进位脉冲时，脉冲加减器就在本地时钟上加入一个周期的时钟信号；当有借位脉冲时，脉冲加减器就在本地时钟上扣除一个周期的时钟信号。
如此反复不断地对本地时钟进行调整，最终达到准确确定出输入信号时钟的目的，从而实现位同步[2]。
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开题报告
专业：电子信息工程
全数字锁相环的VHDL设计
一、综述本课题国内外研究动态，说明选题的依据和意义
锁相技术是一种实现相位自动控制的方法，是专门研究相位的技术。
利用锁相技术得到的锁相环PLL是一个闭环的相位自动控制系统，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制达到自动调节输出信号相位的目的。
锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的研究主要停留在理论方面，高性能锁相环的产品基本基本依赖进口。
而在国外，锁相环技术则在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用CMOS 工艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式IP核应用在大的数字系统中。
随着ASIC芯片电源电压下降，使得电源电压与核心薄氧化器件的阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设计变得非常困难。
因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。
目前国外的锁相环产品大多采用3.3V电源电压的CMOS工艺，工作频率可从100MHz一直达到2.4GHz，输出噪声（周期到周期）在几十皮秒左右。
VHDL语言的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
其是一种行为描述语言, 其编程结构类似于计算机中的C 语言, 在描述复杂逻辑设计时, 非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。
基于VHDL 语言的数字锁相环设计，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。
该方法可以在不修改硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同用户的需要。
因为VHDL 语言的功能强大，优点突出，因此VHDL 语言自从被定为IEEE 标准后，在各EDA 系统中迅速出现，成为十分流行的硬件描述工具。
二、研究的基本内容，拟解决的主要问题：
基本内容：1、理解数字锁相环的工作原理和主要性能指标。
2、掌握数字电子技术和EDA设计方法（包括CPLD芯片结构、VHDL编程等）。
3、完成数字锁相环各模块的VHDL设计，并用软件进行仿真测试。
设计难点（主要问题）：
（1）对数字锁相环的工作原理和主要性能指标的自学到深入理解，只对模拟锁相环有一定了解，对数字锁相环的了解不够，需深入学习。
（2）CPLD芯片结构、VHDL编程的学习，因为没接触过，所以需要从头开始学，需要花大量的时间和精力。
（3）由于所设计的需完成软件仿真，所以还需要对仿真软件MAX+plus II进行学习。
三、研究步骤、方法及措施：
全数字锁相环结构框图如图1 所示, 主要由数字鉴相器、数字环路滤波器和数控振荡器3部分组成。
图1
（1）鉴相器的设计，通常采用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或JK 触发器组成的鉴相器等，设计中采用异或门鉴相器。
异或门鉴相器用于比较输入信号和输出信号之间的相位差，并输出误差信号，将其作为计数的方向信号输入给下一级。
（2）数字环路滤波器，数字环路滤波器是由变模可逆计数器构成的。
变模可逆计数器的设计由VHDL 完成。
（3）数控振荡器的设计，数控振荡器由加/ 减脉冲控制器、除N 计数器及除H计数器组成的。
该电路也可用D 触发器、JK 触发器和与门、或门等电路组成进行设计。
（4）结合仿真软件进行整合调试。
四、参考文献
[1]张肃文.高频电子线路[M].北京:高等教育出版社,2000.
[2]董介春.李万玉，基于VHDL 语言的数字锁相环的设计与实现[J ].青岛大学学报，
2004，19(2):84-88.
[3]侯伯亨.VHDL硬件描述语言与数字逻辑电路设计[M].西电出版社，2002.
[4]倪虹霞，杨信昌.基于VHDL 的全数字锁相环的设计[J].长春工程学院学报(自然科
学版) 2005,6(3):53-56.
[5]胡华春.数字锁相环路原理与应用[M].上海科技出版社,1990.
[6](美)贝斯特.锁相环[M].清华大学出版社，2007.
[7]王道宪.VHDL电路设计技术[M].北京：国防工业出版社，2004.
五、研究工作进度：
(1)了解频率发生器的常规设计方法，理解数字锁相环的工作原理和主要指标，确定设计方案，上交《文献综述》、《开题报告》等资料。
（11月15日-12月15日)
(2)掌握数字电子技术和EDA设计方法（包括CPLD结构、VHDL编程等）。
（12月16日-3月10日）
(3)完成数字锁相环各模块的VHDL设计,并用软件进行仿真测试。
（3月11日-5月14日）
(4)整理和打印论文。
（5月15日-5月31日）。