版图设计课件 PPT
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版图设计实例ppt课件
分割输入器件实现四方交叉：将M3变为M3a和M3b，M4变 为M4a和M4b，就可以实现四方交叉，保证输入器件的对称 性。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电 流完全在M3，当差分信号关断时，M3关断M4接通，整个电流又完全在 M4，信号每摆动一次就切换一次，为了承受这一电流，在M3和M4之间 的金属线需要达到一定的宽度，采用二条金属线连接M3和M4的源极，并 且从M4b和M3b的中间向下，这样，M3导通时电流将通过M3a和M3b， 即它的两半把电流向下送到中心导线。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
4. CMOS放大器
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
1. CMOS门电路
(1) 反相器
电路图
版图1
版图2
版图1特点:多晶栅竖直排列,MOS管源区面积小,因而反相器面积也小。 版图2特点:多晶栅水平排列,MOS管漏极金属与电源、地金属线之间的 空档允许其它金属线通过,因水平尺寸较大而使面积稍大一些。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
2.MOS管并联(并联是指它们的源和源连接，漏和漏连接，各 自的栅还是独立的。) (1)栅极水平放置，节点X和Y可用金 属连线连接(图b)；也可用有源区连接(图c）。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电 流完全在M3，当差分信号关断时，M3关断M4接通，整个电流又完全在 M4，信号每摆动一次就切换一次，为了承受这一电流，在M3和M4之间 的金属线需要达到一定的宽度，采用二条金属线连接M3和M4的源极，并 且从M4b和M3b的中间向下，这样，M3导通时电流将通过M3a和M3b， 即它的两半把电流向下送到中心导线。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
4. CMOS放大器
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
1. CMOS门电路
(1) 反相器
电路图
版图1
版图2
版图1特点:多晶栅竖直排列,MOS管源区面积小,因而反相器面积也小。 版图2特点:多晶栅水平排列,MOS管漏极金属与电源、地金属线之间的 空档允许其它金属线通过,因水平尺寸较大而使面积稍大一些。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
2.MOS管并联(并联是指它们的源和源连接，漏和漏连接，各 自的栅还是独立的。) (1)栅极水平放置，节点X和Y可用金 属连线连接(图b)；也可用有源区连接(图c）。
集成电路版图设计基础电阻电容匹配ppt课件
21避免匹配电阻功耗过大
匹配电阻的功耗会产生热梯度，精确匹配电阻，功 耗大于1—2uW/um2，窄电阻上的大电流会速度饱和 和非线性
43
电阻匹配规则
精选ppt课件2021
17.优先采用多晶硅电阻
多晶硅电阻比扩散电阻窄很多，较小的宽度失配不会 增加
18.淀积电阻放在场氧之上
淀积电阻包括多晶穿过场氧阶梯时，变化增加，不应 穿过氧化层阶梯或表面不连续处
如2kΩ/■的HSR电阻 第一层金属可产生 0.1%V的电导调制，
33
精选ppt课件2021
电导调制的因素 （1）导线和下面电阻的电压差 （2）氧化层厚度和交叠面积
34
静电屏蔽
精选ppt课件2021
屏蔽层插在金属和电阻之间 屏蔽层接地，屏蔽层的衰减作用随频率增高而
降低，
35
静电屏蔽作用于电阻
19.考虑采用场板和静电屏蔽
精确匹配电阻可在其上面放上静电屏蔽层
44
二 电容匹配规则
精选ppt课件2021
结电容精度低，氧化层电容精度高
1.匹配电容图形相同
保持相同尺寸，如果两电容尺寸不同，由小的单位电 容并联而成，单位电容不能串联，
2.精确匹配电容应采用正方形
周长面积比越小越好，最好取正方形
22
精选ppt课件2021
各个电阻分成相同的段
Two in series Two in parallel Four in parallel
23
共质心版图规则
精选ppt课件2021
一致性： 匹配器件的质心尽量一致 对称性 阵列的排布应关于X轴Y轴对称 分散性： 阵列应具有最大可能的分散性，器件的各
14精确匹配电阻沿芯片对称轴摆放
匹配电阻的功耗会产生热梯度，精确匹配电阻，功 耗大于1—2uW/um2，窄电阻上的大电流会速度饱和 和非线性
43
电阻匹配规则
精选ppt课件2021
17.优先采用多晶硅电阻
多晶硅电阻比扩散电阻窄很多，较小的宽度失配不会 增加
18.淀积电阻放在场氧之上
淀积电阻包括多晶穿过场氧阶梯时，变化增加，不应 穿过氧化层阶梯或表面不连续处
如2kΩ/■的HSR电阻 第一层金属可产生 0.1%V的电导调制，
33
精选ppt课件2021
电导调制的因素 （1）导线和下面电阻的电压差 （2）氧化层厚度和交叠面积
34
静电屏蔽
精选ppt课件2021
屏蔽层插在金属和电阻之间 屏蔽层接地，屏蔽层的衰减作用随频率增高而
降低，
35
静电屏蔽作用于电阻
19.考虑采用场板和静电屏蔽
精确匹配电阻可在其上面放上静电屏蔽层
44
二 电容匹配规则
精选ppt课件2021
结电容精度低，氧化层电容精度高
1.匹配电容图形相同
保持相同尺寸，如果两电容尺寸不同，由小的单位电 容并联而成，单位电容不能串联，
2.精确匹配电容应采用正方形
周长面积比越小越好，最好取正方形
22
精选ppt课件2021
各个电阻分成相同的段
Two in series Two in parallel Four in parallel
23
共质心版图规则
精选ppt课件2021
一致性： 匹配器件的质心尽量一致 对称性 阵列的排布应关于X轴Y轴对称 分散性： 阵列应具有最大可能的分散性，器件的各
14精确匹配电阻沿芯片对称轴摆放
数字后端版图设计ppt课件
数字后端设计流程-8
布线
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
数字后端设计流程-8
布线
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
芯片中的时钟网络要驱动电路中所有的时序单元，所以 时钟源端门单元带载很多，其负载延时很大并且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 的缓冲器构成了时钟树。一般要反复几次才可以做出一 个比较理想的时钟树。
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
数字后端设计流程-2
哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线 DRC LVS DFM（Design For Manufacturing)
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
布图
这是一个小电路，电源 规划比较简单，对于一 个复杂的电路，还需要 横竖添加stripes，降低 IRdrop。
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
数字后端设计流程-5
布线
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
数字后端设计流程-8
布线
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
芯片中的时钟网络要驱动电路中所有的时序单元，所以 时钟源端门单元带载很多，其负载延时很大并且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 的缓冲器构成了时钟树。一般要反复几次才可以做出一 个比较理想的时钟树。
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
数字后端设计流程-2
哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线 DRC LVS DFM（Design For Manufacturing)
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
布图
这是一个小电路，电源 规划比较简单，对于一 个复杂的电路，还需要 横竖添加stripes，降低 IRdrop。
采用PP管及配件：根据给水设计图配 置好PP管及配 件，用 管件在 管材垂 直角切 断管材 ，边剪 边旋转 ，以保 证切口 面的圆 度，保 持熔接 部位干 净无污 物
数字后端设计流程-5
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
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版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
四版图PPT(趋势图、柏拉图、8D图、Paynter图)
进程度确定措施 。
频数 183
N=183
累计频率% 100 90 80
110
支架与支撑之 间间隙过大
40
30
3
扭力扳手扭力 随意更换作业 环境光线太暗
不足
人员
三、柏拉图注意事项
1.分类方法不同得到的柏拉图不同，关键是要把握问题的实质以确定什么是 关键的少数； 2.为了抓住关键的少数，在柏拉图上通常把累计百分率分为三类0~80%间的 因素为A类因素也即主要因素，在80%~90%之间的因素为B类因素也即次要 因素，在90%~100%之间的因素为C类因素也即一般因素； 3.如果其他项所占比例很大则分类一般来说不够理想应考虑重新分类； 4.如果数据是质量损失金额画柏拉图时质量损失在纵轴上表示出来 。
频数 183
N=183
累计频率% 100 90 80
110
支架与支撑之 间间隙过大
40
30
3
扭力扳手扭力 随意更换作业 环境光线太暗
不足
人员
三、柏拉图的做法
第四步，柏拉图分析
从右边纵坐标刻度80处画一条水平线与累计百分比曲线交叉由此交叉点向下画一条垂直线
直到水平轴线，垂直线左边的原因类别即为关键的少数。针对关键的少数根据资源难易改
四版图 Title Page
一、定义
四版图是一种简易的目视化管理工具，它针对关键问题进行持续改进。包 括趋势图、柏拉图、8D图和Paynter图。
趋势图用来监控指标的走势，以便及时发现异常情况。 柏拉图用来寻找问题的关键，作为解决问题的入手点。 8D图是用来解决问题的纠正措施。 Paynter图用来跟踪纠正措施进度，验证纠正措施的有效性。
三、柏拉图的做法
第二步，设计一张数据记录表，将数据记录在记录表中。
四版图PPT(趋势图、柏拉图、8D图、Paynter图)
初步原因分析
1.纵梁下翼面宽度达到76—78mm（图纸要求 75mm）；
2.上支撑翼面35的孔边距偏小3-5mm 以上两点造成了推力杆支架与上下支撑之间 间隙过大。
责任人 钱进伟
完成日 2003.7.10
四、 8D图的作法
4.立即改善措施
立即改善措施即临时性措施，一般指对不合格品的返工、返修、更换等应急
四、 8D图的作用
8D图的作用： 针对关键问题采取纠正措施。 ISO/TS16949：2002标准8.5.2.1解决问题 要求： •组织应有确定的过程用于解决问题，使根本原因得到识别并消除。 •若有顾客规定的解决问题的方式，则组织应采用此方式。
成立 小组
问题 描述
初步原 因分析
立即改善 措施
跟踪验证
2 根据统计数据作趋势图：
螺栓紧固不到位次数
200 150 100
50 0
1
2
3
4
5
6
3 趋势图分析
从图中可以看出，3月份螺栓紧固不到位次数急剧上升。
二、附分布与不合格的关系
TL
正态分布中心
TU
6
规范限
1 2 3 4 5 6
4
2
合格率（%）
68.27
3.2通过对问题发生次数进行一定时期的跟踪，验证纠正措施的有效性。
3.3验证周期无强制要求，本例中以“月”为周期，当纠正措施进行到该月时，在相应月份
栏中注明验证结果，并在“状态”栏中注明状态。
3.4跟踪时期长短无强制要求。当问题发生次数明显降低时，可以在“状态”栏中标注“结
束”，关闭项目。
五、 Paynter图举例
进程度确定措施 。
《集成电路版图设计》(第二章)PPT课件
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
✓ nwell是N 阱，PMOS管做在N阱中； ✓ ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； ✓ pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； ✓ nimp是N型扩散区注入层； ✓ pimp是P型扩散区注入层； ✓ poly是多晶层，主要用来做管子的栅极； ✓ cont是接触孔contact； ✓ metal1是一铝层； ✓ via1是一铝层和二铝层之间的连接孔，称为通孔； ✓ metal2是二铝层； ✓ pad是压焊点所在的层； ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置（续）
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备（续）
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口：
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集成电路版图的作用
所设计的版图
集成电路版图的作用
加工后得到的实际芯片版图
内容提要
双极集成电路工艺的基本流程 双极IC中的基本元器件 CMOS集成电路工艺的基本流程 集成电路版图设计规则
大家有疑问的，可以询问和交流
可以互相讨论下，但要小声点
ICCAD
版图.9
一、双极集成电路工艺的基本流程
集成电路技术的核心
一、双极集成电路工艺的基本流程
制备NPN晶体管的工艺流程
一、双极集成电路工艺的基本流程
IC管芯中的特殊问题
(1) 隔离
问题：由于集成电路中各种晶体管、二极管、电阻和电 容等都是制作在同一块硅片上的，采用常规NPN工艺，硅 片衬底即为集电区，同一硅片上制作的多个NPN晶体管， 集电区连在一起，显然不会与电路中元器件连接关系相一 致。因此先要使不同元件相互绝缘而成为各自独立的元件， 然后再用金属导电膜将它们按照电路要求相互连接起来。
PN结：集成电路和半导体器件的各类特性都是PN结相 互作用的结果；如果通过某种方法使得半导体中一部分 区域为p型，另一部分区域为n型，即将p型半导体与n 型半导体制作在同一硅片上，则在其交界面就形成PN 结。
由于半导体器件和集成电路是由不同的n型和p型区域组 合构成的，因此，以掺杂为手段，通过补偿作用形成不 同类型半导体区域是制造半导体器件的基础。
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
集成电路计算机辅助设计
集成电路制造与版图基础
Email:
集成电路设计与制造的主要流程框架
系 统 需 求 设计
掩膜版
芯片制造 过程
芯片检测
封装 测试
单晶、外 延材料
集成电路的设计过程
设计创意 +
仿真验证
集成电路设 计的最终输出 是掩膜版图， 通过制版和工 艺流片可以得 到所需的集成 电路。
功能要求
隔离氧化
隔离光刻
隔离扩散
一、双极集成电路工艺的基本流程
IC管芯中的特殊问题
(2) NPN晶体管集电区埋层的引入：
因为在集成电路中各元件的端点都从上表面引出，并在 上表面实现互连，所以集电极电流在集电区是横向流动的， 而为了保证集电结可以承受足够高的反向击穿电压，外延 层的电阻率又不能选得很低，这就形成较大的集电极串联 电阻。为了减小集电极串联电阻，在晶体管的外延层和衬 底之间需要增加N+埋层。
பைடு நூலகம்行为设计（VHDL）
否 行为仿真
是 综合、优化——网表
时序仿真
否
是
版图设计
后仿真
是
否
版图数据输出
集成电路的制造过程
集成电路设计 版图
制版
layout 掩膜版
流水加工
MASK 硅圆片
划片
Wafer
裸片die
封装
封装后的芯片
集成电路版图的作用
芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和叠加过程。
按照CMOS工艺的不同可以分为： P阱工艺、N阱工艺、双阱工艺
一、双极集成电路工艺的基本流程
制备NPN晶体管的工艺流程
(1) 基区氧化：原始材料为N型硅片，将作为最终NPN 晶体管的集电区。
一、双极集成电路工艺的基本流程
制备NPN晶体管的工艺流程
(2) 基区光刻
(3) 基区掺杂：采用扩散技术，掺入P 型杂质，通过补偿，使衬底的一部分 区域变为P型区，成为晶体管的基区 。同时表面又生成一层SiO2
制备NPN晶体管的工艺流程
(6) 引线孔光刻：在基区和发 射区范围内分别刻出窗口 ，用于制备电极。
(7) 淀积金属：将用于形成电 极。
一、双极集成电路工艺的基本流程
制备NPN晶体管的工艺流程
(8) “反刻”：采用光刻技术，将用作为E电极和B电极的金 属保留，刻蚀掉其余部分。硅片背面通过金属化形成C极 。构成晶体管管芯。
SiO2薄膜在集成电路中的作用：作为对杂质选择扩散的掩膜；作为 MOS器件的绝缘栅材料；作为器件表面的保护（钝化）膜；作为绝缘 介质和隔离介质，如器件之间的隔离，层间隔离；作为集成电路中电容 器元件的介质。
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(2)光刻：有选择地去除SiO2层。借助于掩膜版，并利 用光敏抗蚀涂层发生光化学反应，结合刻蚀方法在各种 薄膜上制备出合乎要求的图形，实现掩膜版图形到硅片 表面各种薄膜上图形的转移。光刻工艺需使用掩膜版生 成合适的图形。
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
解决方法：采用隔离技术，将不同元器件相互隔开。实 际生产中采用多种隔离方法。最简单的是PN结隔离技术 （运用PN结的单向导电性），将不同的元器件之间用背靠 背的PN结隔开，并且将其中的P区接至电路中的最低电位。
一、双极集成电路工艺的基本流程
IC管芯中的特殊问题
PN结隔离工艺流程
衬底硅片(P型) 外延生长N型硅
选择性掺杂是集成电路制造技术的核心。
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序 (1)氧化：在温度为800～1200度的氧气中使半导体表面形 成SiO2薄层。作为阻挡层，在硅片表面没有SiO2层的区域才 允许掺杂原子进入硅片，从而改变硅的性质，而硅上覆盖有 SiO2层的区域就起阻挡层作用，阻挡杂质原子进入硅片。
一、双极集成电路工艺的基本流程
IC管芯中的特殊问题
(3) 元器件之间的互连：在NPN晶体管工艺中通过淀积金属 和反刻工艺形成晶体管电极引出区时，可以同时实现IC内 部的互连－不增加工艺。
一、双极集成电路工艺的基本流程
制备NPN晶体管的工艺流程
(4) 发射区光刻：在基区范 围内的SiO2层上光刻出一 个小窗口，确定发射区的 范围。
(5) 发射区掺杂：采用扩散掺 杂技术，掺入N型杂质，通 过补偿，使一部分P型基区 转变为N型，成为晶体管的 发射区。同时表面上又生成 一层SiO2
一、双极集成电路工艺的基本流程