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目录第一部分实验开发系统概述及使用说明.............................................................. １第一章EDA实验系统 ....................................................................................... １第二章EDA/SOPC实验系统 ............................................................................ ７第二部分实验部分............................................................................................ １０实验一EDA工具基本操作与应用 ........................................................... １０实验二计数器设计..................................................................................... ２４实验三串入/并出移位寄存器实现 ........................................................... ２６实验四四人抢答器设计............................................................................. ２８实验五序列检测器设计............................................................................. ２９实验六DDS信号源的设计........................................................................ ３０实验七交通灯控制器设计......................................................................... ３１实验八数字钟设计..................................................................................... ３２实验九出租车计费器设计......................................................................... ３３实验十频率计的实现................................................................................. ３４附录——FPGA接口对照表 ............................................................................ ３５第一部分实验开发系统概述及使用说明第一章EDA实验系统一、实验系统概述此系列实验系统针对数字电路设计CPLD/FPGA及模拟电路设计技术有一总体上的概念。
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7段数码显示译码器设计实验报告******班级：09级计科六班学号：*************一、实验目的1. 用QuartusII 完成基本组合电路的设计；2. 学习7段数码显示译码器设计；3.学习VHDL 的CASE 语句应用及多层次设计方法。
二、 实验原理1. 7段数码是纯组合电路，通常的小规模专用IC ，如74或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制的。
为了满足十六进制的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
2. 对于7段译码器，输出信号LED7S 的7位分别接如图1所示数码管的7个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
3. 4位译码选择信号A 、7位输出信号LED7S 与、数码管显示三者间的关系如表1所示。
图1 共阴数码管及其电路表1 7段数码管输入输出真值表 这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h ，后述程序中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) 应改为 (7 DOWNTO 0) ， 即输出信号由7位改为8位。
4位选择 信号A 7位输出信号LED7S数码管显示 0000 0111111 0 0001 0000110 1 0010 1011011 2 0011 1001111 3 0100 1100110 4 0101 1101101 5 0110 1111101 6 0111 0000111 7 1000 1111111 8 1001 1101111 9 1010 1110111 A 10111111100 B 11000111001 C 11011011110 D 11101111001 E 1111 1110001 F三、实验仪器1.PC机一台2.Quartus II 软件3.EDA实验箱四、实验内容1、实验内容一：说明例6-18中各语句的含义，以及该例的整体功能。
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EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
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实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
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实验一：五人表决器一、程序清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity vote5 isport(v_in:in std_logic_vector(4 downto 0);lock,clr:in std_logic;v_over:out std_logic_vector(2 downto 0);num_agr,num_opp:out std_logic_vector(3 downto 0);v_out:out std_logic_vector(4 downto 0);led_agr,led_opp:out std_logic);end entity vote5;architecture one of vote5 isbeginprocess(clr,v_in,lock)variable agr,opp: std_logic_vector(3 downto 0);beginif(clr='1')thenled_agr<='0';led_opp<='0';agr:="0000";opp:="0000";if agr="0000" thennum_agr<="0000";end if;if opp="0000"thennum_opp<="0000";end if;v_out<="00000";v_over<="000";elsif(lock'event and lock='1')thenv_out<=v_in;v_over<="111";agr:="0000";opp:="0000";for i in 0 to 4 loopif (v_in(i)<='0') then opp:=opp+1;end if;agr:=5-opp;end loop;num_agr<=agr;num_opp<=opp;if(agr>opp)thenled_agr<='1';led_opp<='0';elseled_agr<='0';led_opp<='1';end if;end if；end process；end architecture one;三．仿真1. 功能仿真波形2.时序仿真波形实验二：九九乘法表系统的设计一、程序清单library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity multiply is --构造体描述4位乘法器port( clk:in std_logic;a,b:in std_logic_vector(3 downto 0);led_data:out std_logic_vector(7 downto 0);seg_sel:out std_logic_vector(2 downto 0) );end multiply;architecture rtl of multiply issignal led_data2,led_data1,led_data0: std_logic_vector(7 downto 0);--LED显示代码,寄存十位个位的数signal displayclk: std_logic;beginprocess(a,b)variable s: std_logic_vector(7 downto 0);--乘积variable bai,shiwei,gewei: std_logic_vector(3 downto 0);--乘积的十位个位begins(7 downto 0):=a(3 downto 0)*b(3 downto 0);if s>="11001000" then bai:="0010";s:=s-"11001000";elsif s>="01100100" then bai:="0001";s:=s-"01100100";else bai:="0000";end if;if s>="01011010" then shiwei:="1001";s:=s-"01011010";gewei:=s(3 downto 0);--90以上 elsif s>="01010000" then shiwei:="1000";s:=s-"01010000";gewei:=s(3 downto 0);--80以上 elsif s>="01000110" then shiwei:="0111";s:=s-"01000110";gewei:=s(3 downto 0); --70以上 elsif s>="00111100" then shiwei:="0110";s:=s-"00111100";gewei:=s(3 downto 0);--60以上 elsif s>="00110010" then shiwei:="0101";s:=s-"00110010";gewei:=s(3 downto 0);--50以上 elsif s>="00101000" then shiwei:="0100";s:=s-"00101000";gewei:=s(3 downto 0);--40以上 elsif s>="00011110" then shiwei:="0011";s:=s-"00011110";gewei:=s(3 downto 0);--30以上 elsif s>="00010100" then shiwei:="0010";s:=s-"00010100";gewei:=s(3 downto 0);--20以上 elsif s>="00001010" then shiwei:="0001";s:=s-"00001010";gewei:=s(3 downto 0);--10以上 else gewei:=s(3 downto 0);shiwei:="0000";end if;case bai iswhen "0001" => led_data2<="11111001";when "0010" => led_data2<="10100100";when others => led_data2<="11111111";end case;case shiwei iswhen "0000" => led_data1<="11000000";when "0001" => led_data1<="11111001";when "0010" => led_data1<="10100100";when "0011" => led_data1<="10110000";when "0100" => led_data1<="10011001";when "0101" => led_data1<="10010010";when "0110" => led_data1<="10000010";when "0111" => led_data1<="11111000";when "1000" => led_data1<="10000000";when "1001" => led_data1<="10010000";when others => led_data1<="11111111";end case;case gewei iswhen "0000" => led_data0<="11000000";when "0001" => led_data0<="11111001";when "0010" => led_data0<="10100100";when "0011" => led_data0<="10110000";when "0100" => led_data0<="10011001";when "0101" => led_data0<="10010010";when "0110" => led_data0<="10000010";when "0111" => led_data0<="11111000";when "1000" => led_data0<="10000000";when "1001" => led_data0<="10010000";when others => led_data0<="11111111";end case;end process;process(clk)variable cnt:integer range 0 to 20000; --1KHZ扫描显示时钟 beginif clk'event and clk='1' then cnt:=cnt+1;if cnt<10000 then displayclk<='1';elsif cnt<20000 then displayclk<='0';else cnt:=0;displayclk<='0';end if;end if;end process;process (displayclk) --显示两位variable cnt2: std_logic_vector(1 downto 0);beginif displayclk'event and displayclk='1' then cnt2:=cnt2+1;if cnt2="01" then seg_sel<="001";led_data<=led_data0;elsif cnt2="010" then seg_sel<="010";led_data<=led_data1;elsif cnt2="11" then cnt2:="00"; seg_sel<="100";led_data<=led_data2;end if;end if;end process;end rtl;二、仿真设计输入文件经maxplus软件开发系统编译、处理，由功能仿真器进行模拟，获得仿真波形如图6所示。
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实验一单级放大电路的设计与仿真一、实验目的1.掌握放大电路静态工作点的调整与测试方法；2.掌握放大电路动态参数的测试方法；3.观察动态工作点的选择对输出波形及放大倍数的影响。
二、实验要求1.设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(峰值10mV) ，负载电阻5.1kΩ，电压增益大于50。
2.调节电路静态工作点(调节偏置电阻)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。
3.调节电路静态工作点(调节偏置电阻)，使电路输出信号不失真，并且幅度最大。
在此状态下测试：①电路静态工作点值；r、ce r值；②三极管的输入、输出特性曲线和 、be③电路的输入电阻、输出电阻和电压增益；f、H f值。
④电路的频率响应曲线和L三、实验步骤1．单级放大电路的原理图：2.a.电路的饱和失真：静态工作点参数：图表3 饱和失真时静态工作点参数数据分析：Ib=12.90259uA Ic=2.07754mA Uce=0.20717V此时电位器为0%，基极静态电流过大而导致三极管达到饱和，使得电路出现失真。
b.电路的截止失真：图表4 截止失真时输出电压波形图静态工作点参数：图表5 截止失真时静态工作点参数数据分析：Ib=3.87579uA Ic=834.27745uA Uce=6.07513V此时电位器为100%，使得基极电位减小，三极管截止导致电路出现失真。
c．电路的最大不失真输出：图表6 最大不失真时输出电压波形图静态工作点参数：图表7 最大不失真时输出时静态工作点参数数据分析：Ube=0.64415V IC=1.87602mA IB=9.05731uA Uce=1.23723V β=207 此时电位器为20%3.a.三极管的输入特性：图表8 输入特性测试电路图表9 最大不失真时输入特性曲线从上图数据可以得出rbe=2.8353kΩb．三极管的输出特性：电路图及曲线：图表10 输出特性测试电路图表11 最大不失真时输出特性曲线从上图数据可以得出rce=10.793kΩ4.输入电阻的测量：图表12 输入电阻测量电路及数据从上图数据可以得出测试输入电流i=3.864uA 电阻Ri=2.588kΩ理论输入电阻Ri=2.483 kΩ误差4.1%5.输出电阻的测量：图表13 输出电阻测量电路及数据从上图数据可以得出测试输出电阻Ro=2.097kΩ理论输出电阻Ro=2.030 kΩ误差3.2%6.电压增益：图表14 电压增益测量电路及数据Au=110.557.电路的频率特性：图表15 波特图及数据最大输出增益41.25dB图表15 波特图及数据fL=229Hz fH=14.470MHz四、实验小结从以上测量的数据与理论计算值比较可以发现存在一定的误差，误差产生的原因可能包括：a.本次试验中的器件均选用实际器件，它们自身存在随机误差,例如：实验所用三极管的输出特性曲线放大区并非理想的水平平行线，而是发散的，只就导致正常放大的波形出现不对称行，仿佛截止失真。
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实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
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实验一：不同设计输入方式比较1、实验目的(1) 学习MAX+plus II软件的基本使用方法。
(2) 学习EDA实验开发系统的基本使用方法。
(3) 掌握VHDL程序的原理图和文本输入方式。
2、实验内容(1) 原理图输入(mux21.vhd) 方式的2选1多路选择器的设计(2) 文本编辑输入(mux41.vhd) 方式的4选1多路选择器的设计3、实验要求(1) MAX+plus II软件画出系统的原理框图，说明系统中各主要组成部分的功能。
(2) 编写VHDL源程序。
(3) 在MAX+plus II工具下编译、综合、适配、仿真、实验板上的硬件测试。
(4) 根据EDA实验开发装置编好用于硬件验证的管脚锁定文件。
(5) 记录系统仿真、硬件验证结果。
(6) 记录实验过程中出现的问题及解决办法。
4:实验步骤：程序编译过程：新建text文件→输入程序并保存其中保存名为实体名，并以vhd类型结尾→点击file下的project设定为current file点击maxplus 中的compiler按钮→显示无误后→点击新建按钮建立wave 文件→点击node 按钮添加管脚→保存并按text 的步骤检验wave 文件。
(1)：用原理图法实现二选一多路选择器。
二选一选择器原理图其中B端为控制端，A,C为控制端(2):用文本输入法实现四选一多路选择器。
其文本程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(INPUT:IN STD_LOGIC_VECTOR(3 DOWNTO 0);A,B:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX41;ARCHITECTURE BE_MUX41 OF MUX41 ISSIGNAL SEL:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINSEL<=A&B;PROCESS(INPUT,SEL)BEGINIF(SEL="00")THENY<=INPUT(0);ELSIF(SEL="01")THENY<=INPUT(1);ELSIF(SEL="10")THENY<=INPUT(2);ELSEY<=INPUT(3);END IF;END PROCESS;END BE_MUX41;实验二：VHDL语言编程—组合逻辑电路设计1、实验目的(1) 学习VHDL三种描述风格；(2) 学习元件例化语句的使用方法；(3) 学习VHDL程序层次化设计方法2、实验内容用元件例化语句方法和原理图方法设计四位全加器。
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一位全加器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity adder isport(a,b,cin:in std_logic;co,so:out std_logic);end adder;architecture Behavioral of adder issignal temp1,temp2:std_logic;begintemp1<= a xor b;temp2<= temp1 and cin;so<= temp1 xor cin;co<= temp2 OR (a AND b);end Behavioral;四位全加器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity counter10 isport(a,b:in std_logic_vector(3 downto 0);cin:in std_logic;co:out std_logic;so:out std_logic_vector(3 downto 0));end counter10;architecture Behavioral of counter10 issignal carry:std_logic_vector(0 to 2);component adderport(a,b,cin:in std_logic;co,so: out std_logic);end component;beginu0:adder port map(a(0),b(0),cin,carry(0),so(0));u1:adder port map(a(1),b(1),carry(0),carry(1),so(1)); u2:adder port map(a(2),b(2),carry(1),carry(2),so(2)); u3:adder port map(a(3),b(3),carry(2),co,so(3));end Behavioral;60进制计数器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity counter60 isport(clk, clr, en: in std_logic;q1,q2: out std_logic_vector(3 downto 0);co: out std_logic);end counter60;architecture Behavioral of counter60 issignal temp:std_logic;component counter6port ( clk, clr, en: in std_logic;q: out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter10port ( clk, clr, en: in std_logic;q: out std_logic_vector(3 downto 0);co: out std_logic);end component;beginu1:counter10 port map(clk,clr,en,q1,temp);u2:counter6 port map(temp,clr,en,q2,co);end Behavioral;6进制计数器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components.--library UNISIM;--use UNISIM.VComponents.all;entity counter6 isport(clk, clr, en: in std_logic;q: out std_logic_vector(3 downto 0);co:out std_logic);end counter6;architecture Behavioral of counter6 issignal temp: std_logic_vector(3 downto 0);beginq(0)<=temp(0);q(1)<=temp(1);q(2)<=temp(2);q(3)<=temp(3);process(clr, clk, en)beginif (clr='0') thentemp<=(others=>'0');co <= '0';elsif(clk'event and clk='1') thenif(en='1') thenif(temp="0101") thenco<='1';temp<="0000";else temp<=temp+'1';co<='0';end if;end if;end if;end process;end Behavioral;6进制计数器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-- Uncomment the following lines to use the declarations that are-- provided for instantiating Xilinx primitive components. --library UNISIM;--use UNISIM.VComponents.all;entity counter10 isport(clk, clr, en: in std_logic;q: out std_logic_vector(3 downto 0);co: out std_logic);end counter10;architecture Behavioral of counter10 issignal temp: std_logic_vector(3 downto 0);beginq(0)<=temp(0);q(1)<=temp(1);q(2)<=temp(2);q(3)<=temp(3);process(clr, clk, en)beginif (clr='0') thentemp<=(others=>'0');co <= '0';elsif(clk'event and clk='1') thenif(en='1') thenif(temp="1001") thenco<='1';temp<="0000";else temp<=temp+'1';co<='0';end if;end if;end if;end process;end Behavioral;作业：1、如果输出端口q定义成：q: buffer integer range 3 downto 0;还需要内部信号temp 吗？程序怎样修改？答：不需要内部信号。
程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter10 ISPORT(clk,clr,en : IN STD_LOGIC;q : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);co : OUT STD_LOGIC);END counter10;ARCHITECTURE behav OF counter10 ISBEGINPROCESS(clk,clr,en)BEGINIF(clr='1') THENq <= "0000";ELSEIF(en='1') THENIF(clk'EVENT AND clk='1') THENIF(q = "1001") THENq <= "0000";co <= '1';ELSEq <= q + 1;co <= '0';END IF;END IF;END IF;END IF;END PROCESS;END behav;作业：2、将内部信号temp改成局部变量temp可以吗?程序怎样修改？答：可以。