基于PLL的时钟恢复设计方案
PLL基本原理设计及应用
PLL基本原理设计及应用PLL(Phase-Locked Loop)是一种常用的电子电路，用来将输入信号的频率、相位和幅度与一些参考信号同步。
PLL广泛应用于通信系统、电视接收机、射频标准源、数字时钟等领域。
PLL的核心部分是相位比较器、低通滤波器、VCO(VoltageControlled Oscillator)三个部分。
其基本工作原理如下：1.输入信号与参考信号经过相位比较器进行相位检测，产生一个误差信号。
2.误差信号经过低通滤波器进行滤波，得到一个平均值。
3.平均值经过放大后，作为VCO控制电压。
4.VCO产生的输出信号再反馈到相位比较器作为参考信号，与输入信号进行比较。
通过不断的比较和调节，PLL能够使得VCO的输出信号与输入信号的频率、相位和幅度保持同步。
PLL的设计：1.相位比较器的设计：相位比较器的作用是将输入信号与参考信号进行比较，产生误差信号。
常用的相位比较器有边沿触发相位比较器、脉冲控制相位比较器、基于锁相环的数字相位比较器等。
2.低通滤波器的设计：低通滤波器的作用是对误差信号进行滤波，去除高频噪声，得到一个平均值。
常用的滤波器有RC低通滤波器、积分器等。
3.VCO的设计：VCO的作用是根据控制电压的大小产生相应频率的输出信号。
常用的VCO有环形振荡器、LC振荡器、数字控制振荡器等。
应用领域：1.通信系统：PLL被广泛应用于通信系统中，用于频率合成器、时钟恢复、相位调制等。
2.电视接收机：PLL可以用于电视接收机的频率合成，实现抗干扰和频率稳定。
3.射频标准源：PLL可用于射频标准源的频率合成，提供稳定的射频信号。
4.数字时钟：PLL可以用于数字时钟的频率合成，保证时钟精准度和稳定性。
5.数据传输：PLL可以用于数据传输中的时钟恢复和相位同步，提高传输速率和可靠性。
总结：PLL是一种广泛应用的电子电路，能够将输入信号与参考信号同步，实现频率、相位和幅度的调节。
其基本原理是通过相位比较器、低通滤波器和VCO的配合工作来实现。
PLL锁相环时钟设定
PLL锁相环时钟设定PLL锁相环时钟设定未配置锁相环时(OSCCLK_PLLSEL=0)：总线频率=外部晶振频率(OSCCLK)/2配置锁相环时(OSCCLK_PLLSEL=1): 系统时钟由锁相环提供，总线频率=倍频后频率(PLLCLK)/2时钟频率计算⽅法Fvco=2*Fosc*（SYNDIN+1）/（REFDIV+1）Fpll=Fvco/（2*POSTDIV）当POSTDIV=0时，Fpll=FvcoFbus=Fpll/2CRGFLG_LOCK==1时，说明PLLCLK稳定，可输出。
锁相环从设定到稳定需要时间，故期间应加⼏条空语句。
例程：void CLK_Init(void) {CLKSEL=0x00; //选择OSCCLK为系统时钟源16M PLLCTL_PLLON=1; //开启锁相环，锁相环电路允许//频率设定80M时SYNR = 0xc0 | 0x09;REFDV = 0x80 | 0x01;POSTDIV = 0x00; // PLLCLOCK=2*osc*(1+SYNR)/(1+REFDV)=160MHz; _asm(nop);_asm(nop);while(!CRGFLG_LOCK); // 时钟频率已稳定，锁相环频率锁定CLKSEL_PLLSEL=1; //使能锁相环时钟}PWM模块PWME：PWM允许寄存器，置1时允许输出。
PWMPOL：极性寄存器。
置1时⾸先输出⾼电平。
2、3、6、7、置1时clock SB 作为时钟源，置0时clock B作为时钟源PWMCAE：居中对齐允许寄存器，只有当通道输出禁⽌时才能设置此寄存器置1时为居中对齐，置0时左对齐PWMSCLA：⽐例因⼦寄存器A；⽤于提供clock SA的⽐例因⼦Clock SA的时钟频率= clock A/（2*PWMSCLA）当PWMSCLA为0时⽐例因⼦默认为256. CLOCKSB 计算⽅法类似，寄存器为PWMSCLB。
adisimpll锁相环设计过程
adisimpll锁相环设计过程锁相环（Phase-Locked Loop，PLL）是一种常用于时钟和信号恢复的电子电路。
它可以将输入信号的频率、相位和幅度与参考信号进行比较，然后通过调整其内部振荡器的频率和相位来保持与参考信号的同步。
在现代电子系统中，锁相环已成为许多应用的核心部件，例如通信系统、数据转换和数字信号处理等。
锁相环的设计过程通常包括以下几个主要步骤：1.确定锁相环的规格要求：首先需要确定系统的特定需求，包括输入和输出信号的频率范围、带宽、相位噪声要求以及抖动限制等。
这些规格要求将直接影响锁相环的设计参数和性能。
2.选择合适的锁相环架构：根据系统的特定需求，选择适合的锁相环架构。
常见的锁相环架构包括基于电压控制振荡器（Voltage-Controlled Oscillator，VCO）的基本锁相环、带自由运行振荡器（Free-Running Oscillator）的环-环（Ring-Oscillator）锁相环和数字控制振荡器（Digital-Controlled Oscillator，DCO）的混合锁相环等。
3.设计相位频率检测器：锁相环中的相位频率检测器（Phase-Frequency Detector，PFD）用于比较参考信号和反馈信号的相位和频率差异，并将其转化为控制信号。
常见的PFD电路包括EXOR门和带有多频偏的PFD等。
4.设计环路滤波器：设计环路滤波器用于平稳化锁相环的控制信号。
环路滤波器通常采用低通滤波器结构，能够滤除高频噪声和不稳定性。
5.设计振荡器：根据系统的频率范围和性能要求，设计合适的振荡器。
常见的VCO设计包括压控晶体振荡器（Voltage-Controlled Crystal Oscillator，VCXO）和频率可调振荡器（Voltage-Controlled Oscillator，VCO）。
6.设计控制电路：根据锁相环的设计需求，设计合适的控制电路。
LMK双回路PLL低噪音时钟抖动消除方案
LMK：双回路PLL低噪音时钟抖动消除方案LMK04800：双回路PLL低噪音时钟抖动消除方案NS公司的LMK04800系列是双回路PLL的低噪音时钟抖动消除器，具有超低的RMS抖动性能：12kHz~20MHz为111fs RMS，100Hz~20MHz为123fs RMS，工作电压3.15V~3.45V，时钟速率高达1536 MHz，可以满足新一代系统所需的要求，主要用在数据转换器时钟、无线基础设备、网络、SONET/SDH、DSLAM、医疗、视频以及测试测量设备等。
该LMK04800系列是业界最高性能的时钟调节器，具有优越的时钟抖动清除、生成和分配性能，并具有其它先进功能，以满足下一代系统时钟调整的要求。
这种双循环PLLatinum™架构，可以采用低噪声VCXO 模块，提供111fs rms抖动（12kHz至20MHz）或者，采用低成本的外部晶体和变容二极管，提供次200fs rms抖动（12kHz至20MHz）。
这种双循环结构包括两个高性能锁相环（PLL）电路，一个低噪声晶体振荡器电路，以及高性能的电压控制振荡器（VCO），第一个锁相环（PLL1）提供了低噪声抖动清除器的功能，而第二个锁相环（PLL2的）执行时钟产生。
PLL1可配置成与外部VCXO模块工作，或者与具有外部可调晶体和变容二极管的集成晶体振荡器工作。
当被用于很窄的环路带宽时，PLL1使用VCXO模块，或可调晶体的优异相位噪声（偏移低于50千赫），以清理输入时钟。
PLL1的输出作为PLL2的清除输入参考，以锁定集成的VCO。
PLL2的环路带宽可以进行优化，以清除远出相位噪声（偏移50千赫以上），集成的VCO优于VCXO模块，或PLL1使用的可调晶体。
图1 LMK0480x 详细方框图LMK04800主要特性•超低RMS抖动性能- 111 fs RMS抖动（12 kHz 至20 MHz）- 123 fs RMS抖动（100 Hz至20 MHz）•双回路PLLatinum PLL架构- PLL1•集成的低噪声晶体振荡器电路•输入时钟丢失时为保持模式- 自动或手动触发/恢复• 正常[1 Hz]锁相环底噪声-227 dBc/Hz•最高相探测器率155兆赫• OSCin频率倍增•集成低噪声压控振荡器• 2个Los 冗余输入时钟- 自动和手动切换模式• 50％占空比输出分离，1至1045（奇偶）• LVPECL，LVDS或LVCMOS的可编程输出•精密数字延时，固定或动态调整• 25 ps步模拟延时控制。
verilog中时钟校准的原理
verilog中时钟校准的原理
时钟校准是指将设计中的时钟与外部时钟进行同步，以保证电路的正常运行。
在Verilog中，时钟校准的原理是通过使用时钟锁相环（Clock Phase-Locked Loop，PLL）或者时钟数据恢复器（Clock Data Recovery，CDR）来实现的。
时钟锁相环是一种反馈控制系统，它可以自动调整输出时钟的相位和频率，使其与输入时钟保持同步。
PLL的基本原理是通过反馈控制，将输出时钟的相位和频率与输入时钟保持一致。
PLL一般由相位频率检测器（Phase Frequency Detector，PFD）、环形计数器（Loop Filter）、振荡器（VCO）和分频器（Divider）等组成。
具体操作时，输入时钟经过PFD与反馈时钟进行相位频率对比，得到一个差值信号。
然后，这个差值信号经过环形计数器进行滤波处理，并驱动振荡器调整输出时钟的相位和频率。
最后，通过分频器将输出时钟的频率分频得到所需的稳定时钟。
时钟数据恢复器是一种通过采样和重建输入时钟信号的方法来恢复时钟的技术。
在Verilog中，CDR可以通过采样输入时钟信号并得到采样信号的边沿，然后通过边沿对齐和时钟多倍帧间滤波等技术来重建时钟信号。
总而言之，时钟校准的原理在Verilog中主要通过使用PLL或CDR技术来实现，以确保设计中的时钟与外部时钟同步，并保证电路的正常运行。
一种基于 PLL 的 CBR 业务时钟恢复算法与方案
一种基于 PLL 的 CBR 业务时钟恢复算法与方案
杨震;胡家骏
【期刊名称】《上海交通大学学报》
【年(卷),期】1997(31)5
【摘要】提出了一种基于ＰＬＬ的时钟恢复新方案．该方案可以明显地降低由于信元延时抖动而造成的ＣＢＲ业务时钟的抖动和漂移。
【总页数】4页(P11-14)
【关键词】异步转移模式;恒定比特率业务;时钟恢复;ATM网
【作者】杨震;胡家骏
【作者单位】"区域光纤通信网与新型光通信系统"国家重点实验室;上海交通大学光纤技术研究所
【正文语种】中文
【中图分类】TN913.24
【相关文献】
1.一种基于差分技术的CBR业务时钟自适应恢复方案 [J], 杨震;胡家骏
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一种基于电荷泵锁相环的时钟调节电路设计
一种基于电荷泵锁相环的时钟调节电路设计王雪萍，王金龙，蔡永涛，马金龙中国电子科技集团公司第58研究所摘要：设计了一种基于电荷泵锁相环（PLL）的独特时钟调节电路，可调节时钟频率和延时，可纠正时钟偏斜，能够输出不同相位（0°，90°，180°，270°）锁定且低抖动的各种频率信号，锁相环可外部动态配置。
该电路可应用于FPGA系统集成电路的时钟发生源电路中，能够提供非常灵活的时钟调节功能。
仿真结果表明，该电路满足设计需求。
关键词：电荷泵；锁相环；时钟；FPGA中图分类号：TN492文献标识码：AA Design of Clock Regulating Circuit Basedon Charge Pump Phase Locked LoopWANG Xue-ping,WANG Jin-long,CAI Yong-tao,MA Jin-longNo.58Research Institute,China Electronics Technology CorporationAbstract：A unique clock adjusting circuit based on charge pump phase-locked loop（PLL）is designed,which can adjust the clock frequency and delay,correct the clock skew,output various frequency signals with different phase locking and low jitter（0°,90°,180°,270°）.The PLL can be configured in external dynamic state.The circuit can be used in the clock generator of FPGA system integrated circuit,and can provide very flexible clock adjustment func-tion.The simulation results show that the circuit meets the design requirements.Keywords：Charge Pump;Phase-locked Loop;Clock;FPGA图1时钟调节电路结构1引言锁相环（Phase-locked Loop ，PLL ）是FPGA 类系统集成电路中重要的时钟资源，随着FPGA 在通信、自动化控制、航空航天等领域应用越来越广泛[1-2]，PLL 电路设计也越来越关键。
一种低抖动快锁定的时钟数据恢复电路设计
一种低抖动快锁定的时钟数据恢复电路设计胡腾飞;方毅;黄鲁【摘要】采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路.它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间.仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%.芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 mW.【期刊名称】《微型机与应用》【年(卷),期】2018(037)003【总页数】5页(P113-116,121)【关键词】锁相环;延迟锁相换;时钟数据恢复【作者】胡腾飞;方毅;黄鲁【作者单位】中国科学技术大学电子科学与技术系,安徽合肥230027;中国科学技术大学信息科学技术实验中心,安徽合肥230027;中国科学技术大学电子科学与技术系,安徽合肥230027【正文语种】中文【中图分类】TN430 引言时钟数据恢复电路(CDR)广泛应用于各类串行通信中，如微波通信[1]、光纤通信[2]、以太网等。
时钟数据恢复电路主要通过调整时钟与数据的相对相位关系，从带有噪声的信号中恢复出“干净”的时钟与信号，通常要求电路具有恢复数据抖动小、锁定时间短、抖动尖峰低等性能。
基于锁相环与延迟锁相环混合技术[3]的时钟数据恢复电路相对于传统基于二阶锁相环结构的电路，可以有效解决抖动抑制与锁定时间之间的矛盾，实现零抖动尖峰。
它利用延迟锁相环(DLL)调节输入数据相位实现快速锁定；通过锁相环(PLL)实现小的传输带宽，降低恢复时钟与数据的抖动；并且闭环传输函数无零点，实现零抖动尖峰。
1 时钟数据恢复电路的整体结构基于传统二阶锁相环技术的时钟数据恢复电路的结构如图1所示，主要由鉴相器(PD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)四个模块组成。
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不管是放到测试设置中，还是作为被测设备的一部分，时钟恢复都在进行准确的测试测量时发挥着重要作用。
由于大多数千兆位通信系统都是同步系统，因此系统内部的数据都使用公共时钟定时。
不管是沿着几英寸的电路板传送，还是经过光纤横跨大陆，数据与其定时输入的时钟之间的关系都可能会被打乱。
通过直接从数据中提取时钟，可以在接收机正确实现信号再生。
必须指出的是，接收机通常会改善输入的数据信号，然后再继续传送。
接收机中的判定电路对数据再定时，使波形变方。
这一过程依赖于与输入数据同步的时钟信号。
接收机内部的时钟恢复功能实现了这一目标，前提是再定时时钟要以相同的方式、相同的时间移动。
基于PLL的时钟恢复
可以通过不同架构实现时钟恢复，测量设备中最常用的是基于锁相环(PLL)的方法。
根据在数据中看到的跳变，使用恢复电路导出与输入数据同步的时钟，这取决于看到数据中的跳变。
对拥有多串完全相同位的数据段，PLL必须保持锁定。
环路增益对环路带宽的影响最明显，环路滤波器内部的任何滤波一般都会产生次生效应。
应该指出的是，输入数据的跳变密度会影响进入环路的能量，进而影响环路的特性。
因此，一致性测试中的环路带宽会视选择的码型的跳变密度而变化。
系统转函在输入信号的相位调制上执行低通滤波操作，错误响应转函则执行高通滤波功能。
在未能追踪带宽以外的相位调制时，环路会追踪环路带宽以内的输入相位调制。
这样，环路就可以追踪低频抖动，而忽略PLL环路带宽以外的高频抖动。
衡量PLL抖动追踪特性的指标之一是环路带宽(LBW)，通常在“抖动输入/抖动输出”转函为-3dB的点上测得。
但这并不是确定环路的唯一方式。
宽LBW改善了抖动容限，窄LWB则会从被恢复的时钟中去掉更多的抖动，这有利于下游的同步器，但会降低抖动容限。
尽管宽LBW似乎是理想选择，但通常还要考虑成本和技术。
宽LBW还会带来更多的噪声或随机抖动。
目前测量中使用的LBW一般在1～10MHz的范围内。
时钟恢复的输入和输出
必须指出测量中是怎样使用时钟恢复的，哪些地方会发生错误。
例如，在发射机测试一侧，要求时钟恢复的主要原因通常有两个：没有提供作为测试设备触发的时钟信号，或者标准要求使用特定的LBW进行抖动测量(参见图1中的a部分)。
后一种情况的目的，是用系统接收机(如BERTScope BSA系列)包含时钟恢复来追踪部分输入抖动，这样发射机测试应该只涉及接收机没有追踪的高频抖动(参见图1)。
由此可见，对抖动成分接近时钟恢复LBW的被测信号，LBW设置不正确可能会导致抖动测量不准确。
有时标准会暗示要在测试中使用时钟恢复，例如提到“黄金PLL”，或指定要“在使用以20dB/decade将抖动衰减到(比特率/1,667)频率以下的单极、高通、频率加权函数后”测量抖动。
扩频时钟(SSC)把时钟能量(和数据)扩散在0.5%的频段上，降低了频谱给定频率上的平均功率。
这可以帮助产品满足放射辐射和传导辐射的法规要求。
为成功地追踪SSC，接收机必须能够追踪调制(包括其谐波)，以避免眼图闭合。
如果环路响应未能充分追踪SSC，或在时钟和数据路径之间出现错误的延迟，那么测试眼图就会模糊闭合。
不正确的峰值(即LBW附近区域，这里的时钟恢复设备抖动输出可能会大于抖动输入)可能会放大被测的抖动数量。
此外，测试设备中相对于输入数据信号的触发延迟可能会导致测得的抖动数量不正确。
例如，测量系统中的固定延迟可能会导致测得额外的明显抖动。
增加的抖动幅度取决于相对于延迟量的抖动频率。
在接收机端，时钟恢复可能会出现在被测器件中，也可能作为测试设备校准程序的一部分出现。
在被测器件中，时钟恢复频频出现，在测试中通常使用压力和正弦曲线抖动实现(参见图1中的b部分)。
在正弦曲线抖动中，测试一般使用模板，这会在较低的调制频率上应用较多的抖动，或在较高频率上应用较少的抖动。
其中的问题包括在接收机中使用设计不当的LBW，这会导致抖动容限模板失效。
追踪响应的斜率不正确可能会使追踪SSC的准确性不够，导致测试眼图模糊闭合，并产发生误码。
时钟恢复被频繁用于测试设备设置及接收机抖动容限或受压的眼图信号校准(参见图1中的c部分)。
正弦曲线抖动通常设置成频率高于校准过程中时钟恢复的LBW。
但是，LBW不正确可能会导致压力量设置错误，进而造成被测器件压力不足或过大，前者会提高客户拒收的可能性，后者则会影响良率。
从所有这些情况中，很容易得出这样的结论，即LBW设置非常关键，对测量中观察到的抖动有着明显影响。
改变环路带宽可以显示抖动频谱。
以非常窄的LBW进行测试，可以显示被测发射机产生的所有抖动。
而使用非常宽的LBW进行测试，则只会显示发射机产生的、预定系统接收机用自己的PLL不能滤掉的抖动。
一般来说，一致性测试中会指定后一种时钟恢复方式。
系统设计人员主要关心超出接收机追踪能力的抖动。
分布式时钟方案
并不是所有系统都从数据流中导出时序。
部分系统如PCI Express和全缓冲双直列内存模块(DIMM)，它们使用发送到通信链路每一端的分布式时钟来为数据定时。
发送端和接收端使用PLL来生成参考时钟。
一般来说，分布式参考时钟将有一定数量的抖动，如来自原始晶体的相位噪声。
它也可能会有SSC。
时钟
在每个IC内再生，并用来为发送功能和接收功能提供时钟。
每个PLL将有一个环路响应，如果其作用完全相同，那么一个PLL上的抖动完全可以由另一个PLL追踪，也就是说，接收机看不到任何净效应。
但实际情况往往要更加复杂。
即使对采用相同设计、相同制造工艺及相同生产批次制造的器件来说，几乎也不可能获得完全相同的环路响应。
由于确保IC之间及IC内部的路径长度一样也很困难，因此在接收机抖动中还会出现同等的触发延迟，导致出现更多的抖动。
嵌入式时钟方案
把时钟嵌入到数据中是保证在接收机准确恢复发射的数据流的一种常用方式。
但一旦实现，就会产生一个问题，即系统以一种时钟速率运行，而输入的码流会以略微不同的速率运行。
必须以某种方式重新为数据输入时钟，以便与接收端系统相匹配。
在某些结构中，特别是在SONET/SDH中，设计人员做的一项重要工作是使系统中的所有时钟尽可能地匹配，这是通过基于全球定位系统(GPS)来分配高度准确的系统时钟，或者基于铷(Rubidium)或类似标准来分配本地时钟而实现的。
其它结构则承受了时钟速率差异性更大的特点，以此来降低成本和复杂性。
在任何情况下，系统最终都必须处理所有的不匹配，这一般要等到差异超过1个比特或1个帧，然后插入或删除比特或字符。
通常，系统协议会插入多个字符，称为填充字，这些字符在接收机上会被舍弃掉。
还有的时候，如果需要的话，协议会允许接收机插入自己的字符，而不会打乱数据的含义。
增加或删除这些字符可能会极大地影响测试。
基于协议的测试设备通常被设置成处理插入的或删除的字符，同时仍能识别底层信息。
但是，物理层测试设备有时更加受限，它要求码型完全符合没有变化的已知重复序列。
多出或漏掉码会导致设备认为发生了错误。
在系统管理基线漂移时也会发生数据码型变化，即系统会经过AC耦合和一长串完全相同的位，导致平均信号电压漂移，直到发生误码。
在这种情况下，协议方案对于每个有效字符通常有两个版本，并确定发送最能有效抗击任何基线漂移或运行不一致的版本。
接收机上的协议智能完全能够识别哪种版本是正确，但这也违反了某些测试设备对码型不变的要求。
某些测试设备可以进行参数测量，而无需重复码型。
这在检查物理层问题时非常有效，但不能处理协议错误。
此外，还有可能会漏掉清除后作为正确码重传的接收机误码，尽管这些码是有问题的。
通过使用环回测试，发送到接收机的信号被环回，成为发射机的输出。
但数据并不总是完全相同，因为时钟速率匹配错误会导致填充字变化，这可能会使测试设备混乱。
在这些情况下，一种解决方案是创建一个测试环境，其中发射机时钟域和接收机时钟域完全一样，从而无需进行域速率匹配。
许多使用仪器时钟恢复的方案可以用测试设备输出的准确速率创建一个时钟信号，然后再利用这个信号为环回测试生成一个测试信号。
随着时钟恢复在更多的系统和测试设置中日益普遍，必须考虑其对测量的影响。
许多外部影响可能会打乱数据和时钟源之间的关系。
通过了解这两者之间的关系，可以获得更实用、更准确的测量结果。