电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
数字电路习题及解答(触发器及时序逻辑电路)
1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
哈工大数字电子技术基础习题册2010-答案6-7章
哈工大数字电子技术基础习题册2010-答案6-7章第6章触发器【6-1】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和Q端的波形。
R d SdQQ图 6.1解：基本RS触发器Q端和Q端的波形可按真值表确定，要注意的是，当dR和d S同时为“0”时，Q端和Q端都等于“1”。
d R和d S同时撤消，即同时变为“1”时，Q端和Q端的状态不定。
见图6.1（b）所示，图中Q端和Q端的最右侧的虚线表示状态不定。
R dS dQQ不定状态图6.1（b）题6-1答案的波形图【6-2】触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为“0”。
QdS dQQR(a) (b)图6.2解：此题是由或非门构成的RS 触发器，工作原理与由与非门构成的基本RS 触发器一样，只不过此电路对输入触发信号是高电平有效。
参照题6-1的求解方法，即可画出输出端的波形，见图6.2(c)。
d S dQR 不定状态图6.2(c)【6-3】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态为“0”。
“CPYZCP图 6.3解：见图6.3(b)所示，此电路可获得双相时钟。
Q Q CP Y Z图6.3(b)【6-4】分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。
Q图6.4解：1．真值表(CP =0时，保持；CP =1时，如下表）D n Q n Q n+1 0 0 0 0 1 0 1 0 1 1 1 12．特性方程Q n+1=D n3．该电路为锁存器（时钟型D 触发器）。
CP =0时，不接收D 的数据；CP =1时，把数据锁存，但该电路有空翻。
【6-5】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK 触发器的输出波形。
设触发器的初态为“0”。
CP J K图 6.5解：见图6.5(b)所示。
CP J KJ K QQ图6.5(b)【6-6】试画出图P6.6(a)所示电路，在图6.6(b)给定输入下的Q 端波形，设触发器初态为“0”。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
电子技术——几种常用的时序逻辑电路习题及答案
第七章 几种常用的时序逻辑电路一、填空题1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。
2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。
3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。
4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。
5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。
6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。
7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。
8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。
9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。
10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
11.（9-2易）寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
时序逻辑电路练习题及答案
第五章时序逻辑电路练习题及答案［］分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图［解］驱动方程：丿广心=2, 状态方程：Q；J00" +型0 =型㊉G：厶=©=©, er = +Q-Q"=0 ㊉er ；、=Q、QJ 电Q；Q：l人=G0，K输出方程：Y = Q^由状态方程可得状态转换表，如表所示；由状态转换表可得状态转换图，如图所示。
电路可以自启动。
表[]试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
>C1il1D|y >ci p-1CP1Q2 图[解] _驱动方程：D] = AQ2, D2 = AQ.Q 2状态方程：ft"1 = , 0广=4議=4（0；'+0"）由状态方程可得状态转换表，如表所示；由状态转换表町得状态转换图，如图所示。
电路的逻辑功能是:判断A是否连续输入四个和四个以上“1” 信号，是则Y=l,否则Y=0。
Q2Q1 A/Y 佗0Y0 0 00 10 0 0 1 1 00 0 1 0 1 100 1 10 011 0 0 1 11 1 1 1 1 00 1 1 00 10 1 0 10 00[] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
r-0Q1 TF1^=>C1 IK O->C11KCP ［解］J严殛3, K严1；J2=Q lt K严玆;=巫・g ；er1 = ae2+me2;丿3 = Q1Q29位=Q2 Qr=Q.QA^QAY= O2O3电路的状态转换图如图所示，电路能够自启动。
Q3Q2Q1 /Y表[] 分析图给岀的时序电路，画岀电路的状态转换图，检查电路能否自启动，说明电 路实现的功能。
A 为输入变量。
电工与电子技术习题参考答案第9章
第9章时序逻辑电路习题解答9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。
题9.1图解：9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。
设初始状态为0和1两种情况，试画出Q端的状态波形。
题9.2图解：9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。
试画出Q端的输出波形（下降沿触发翻转）。
解：如题9.3图所示红色为其输出波形。
第9章时序逻辑电路225题9.3图9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。
试画出Q端的输出波形（下降沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：如题9.4图所示红色为其输出波形。
题9.4图9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：如题9.5图所示红色为其输出波形。
第9章时序逻辑电路226题9.5图9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。
（1）设初始状态为0；（2）设初始状态为1。
（各输入端悬空时相当于“1”）题9.6图解：第9章时序逻辑电路2279.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。
题9.7图=⋅⋅⋅=⋅+⋅解：由图得D Q F J Q Q F J QJ K Q n D Q n+10 0 0 0 00 0 1 1 10 1 0 0 00 1 1 0 01 0 0 1 11 0 1 1 11 1 0 1 11 1 1 0 0此电路为D触发器和与非门组成的上升沿触发的JK触发器。
9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。
设初始状态Q1=Q2=0。
题9.8图解：第9章时序逻辑电路2289.9 试用4个D触发器组成一个四位右移移位寄存器。
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
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第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发（ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
各个电路输出端Ｑ的波形与相应的输出端Ｑ的波形相反。
习题8.4各个电路输出端Ｑ的波形图8.5 已知如图8-37所示的主从JK触发器和它的输入端CP的波形图，当各触发器的初始状态均为1时，试画出输出端Ｑ1和Ｑ2的波形图?若时钟脉冲C的频率为200Hz，试问输出端Ｑ1和Ｑ2波形的频率各为多少？图8-37 习题8.5图解：根据逻辑图可得驱动方程，即：J1＝K1＝1；J2＝K2＝1。
根据JK触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为1时，Ｑ1和Ｑ2的输出波形分别如图所示。
从波形图可看出，Ｑ1的周期为C的两倍，Ｑ2的周期为Ｑ1的两倍，若C的频率为200Hz，则Ｑ1的频率为100Hz，Ｑ2的频率为50Hz。
习题8.5电路输出端Ｑ1和Ｑ2的波形图8.6 逻辑电路图如图8-38（a）所示，输入信号CP、A和B的波形图如图8-38（b）所示的，设触发器的初始状态为Ｑ＝0。
试写出它的特性方程，并画出输出Q端的波形。
（a）（b）图8-38 习题8.6图Ｑ＋KＱn。
解：根据逻辑图可得驱动方程，即：J＝K＝A B。
特性方程为：Ｑn+1＝J n当初始状态为0时，Ｑ的输出波形如图所示。
习题8.6电路输出端Ｑ的波形图8.7 已知维持阻塞D触发器波形的输入CP和D的波形图如图8-39所示，设触发器的初始状态为Ｑ＝0。
试画出输出端Ｑ和Q的波形。
图8-39 习题8.7图解：根据D触发器的翻转条件和真值表，可直接画出当初始状态为0时，输出端Ｑ和Q 的波形分别如图所示。
习题8.7电路输出端Ｑ和Q的波形图8.8 如图8-40（a）所示，F1是D触发器，F2是JK触发器，CP和A的波形如图8-40（b）所示，设各触发器的初始状态为Ｑ＝0。
试画出输出端Ｑ1和Ｑ2的波形。
（a）（b）图8-40 习题8.8图解：根据逻辑图可得驱动方程，即：D＝A；J＝K＝Ｑ1。
根据D、JK触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为0时，Ｑ1和Ｑ2的输出波形分别如图所示。
习题8.8电路输出端Ｑ1和Ｑ2的波形图8.9 分析如图8-41所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。
写出电路的输出方程方程和画出时序图。
图8-41 习题8.9图解：（1）根据逻辑图列写输出方程：CO ＝0n Ｑ2n Ｑ根据逻辑图列写各个触发器的驱动方程：J 0＝K 0＝1；J 1＝0n Ｑ2n Ｑ、K 1＝0n Ｑ；J 2＝0n Ｑ1n Ｑ 、K 2＝0n Ｑ。
将驱动方程代入特性方程可得状态方程：10n ＋Ｑ＝0n Ｑ，11n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ＋0n Ｑ1n Ｑ，12n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ＋0n Ｑ2n Ｑ （2）将2n Ｑ1n Ｑ0n Ｑ所有初态的组合代入状态方程进行状态计算，并编制状态转换表如表所示。
（3）：由状态转换表可直接画出时序图如图所示。
从上述分析可知，其逻辑功能为同步五进制加法计数器。
习题8.9的状态转换表 习题8.9的时序图8.10 分析如图8-42所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。
画出时序图。
图8-42 习题8.10图解：（1）从逻辑图列各个触发器驱动方程：D 0＝0n Ｑ2n Ｑ；D 1＝1n Ｑ；D 2＝Ｑ0Ｑ1。
（2）根据D 触发器的翻转条件、驱动方程和真值表，可直接画出时序图如图所示，由时序图可编制状态转换表如表所示。
从上述分析可知，其逻辑功能为异步五进制加法计数器。
习题8.10的时序图 习题8.10的状态转换表 8.11 分析如图8-43所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。
写出电路的输出方程和画出时序图。
图8-43 题8.11图解：（1）根据逻辑图列写各个触发器的驱动方程：J 0＝2n Ｑ、K 0＝1；J 1＝K 1＝1；J 2＝0n Ｑ1n Ｑ 、K 2＝1。
将驱动方程代入特性方程可得状态方程：10n ＋Ｑ＝0n Ｑ2n Ｑ，11n ＋Ｑ＝1n Ｑ，12n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ （2）将2n Ｑ1n Ｑ0n Ｑ所有初态的组合代入状态方程可直接画出时序图如图所示。
从上述分析可知，其逻辑功能为异步八进制加法计数器。
习题8.11的时序图8.12 试用边沿JK 触发器设计一个同步五进制加法计数器。
解：习题8.9的逻辑图即为同步五进制加法计数器。
8.13 试用边沿D 触发器设计一个同步十进制计数器。
解：根据D 触发器的逻辑功能和同步十进制计数器的工作原理，用边沿D 触发器设计的同步十进制计数器逻辑电路图如图所示。
至于其工作原理读者可自行分析。
习题8.13的逻辑电路图8.14试分别用以下集成计数器设计十二进制计数器。
（1）利用CT74LS161的异步清零功能。
（2）利用CT74LS161和CT74LS163的同步置数功能。
（3）利用CT74LS290的异步清零功能。
解：（1）利用计数器CT74LS161的异步清零功能。
假设CT74LS161的并行输入数据端均接入0000码，即D 3D 2D 1D 0＝0000，相当于十进制数的0。
因为要构成十二进制计数器，所以N ＝12，若反馈数码的十进制数用M 表示，则M ＝N ＋0＝12，即反馈数码为1100。
所以，我们采用与非门译码且经化简后可得D R ＝32ＱＱ，且同时令LD ＝CT T ＝CT P ＝1即可。
它的逻辑图如图所示。
至于它的工作原理和时序图这里就不多介绍了。
习题8.14(1)的逻辑图 （2）假设CT74LS161的并行输入数据端均接入0001码，即D 3D 2D 1D 0＝0001，相当于十进制数的1。
因为要构成十二进制计数器，所以N ＝12，若反馈数码的十进制数用M 表示，则M ＝N ＋1－1＝12，即反馈数码为1100。
所以，我们采用与非门译码且经化简后可得LD ＝32ＱＱ，且同时令D R ＝CT T ＝CT P ＝1即可。
它的逻辑图如图所示。
至于它的工作原理和时序图这里就不多介绍了。
习题8.14(2)的逻辑图（3）因为N ＝12，且CT74LS290采用异步置零，所以相应的反馈清零码应为1100。
根据CT74LS290型二–五–十进制计数器的逻辑功能可知，我们只要把它的Ｑ3、Ｑ2端分别接在R 0（1）和R 0（2）上，且S 9（1）和S 9（2）同时接地，Ｑ0端接在CP 1上，计数脉冲从CP 0输入即可。
它的逻辑图如图所示。
至于它的工作原理和时序图这里就不多介绍了。
习题8.14(3)的逻辑图8.15试分别用以下集成计数器设计二十四进制计数器。
（1）利用CT74LS161的异步清零功能。
（2）利用CT74LS163的同步清零功能。
（3）利用CT74LS161和CT74LS163的同步置数功能。
（4）利用CT74LS290的异步清零功能。
解：（1）因为M ＝24，所以24<M <28，即需要两片集成CT74LS161型四位二进制同步计数器，再用异步反馈清零法构成二十四进制计数器。
因为是异步清零，而24对应的二进制数为00011000，所以，可令高位片（Ⅱ）的3210''''Q Q Q Q ＝0001，低位片（Ⅰ）的Q 3Q 2Q 1Q 0＝1000。
在输入第24个计数脉冲CP 时，计数器计到24时，计数器的状态为3210''''Q Q Q Q Q 3Q 2Q 1Q 0＝00011000，其反馈清零函数为D 03R =，这时，与非门输出低电平0，使两片CT74LS163同时被清零，从而实现二十四进制计数。
逻辑电路如图所示。
习题8.15(1)的逻辑图（2）因为M ＝24，所以24<M <28，即需要两片集成CT74LS163型四位二进制同步计数器，再用同步反馈清零法构成二十四进制计数器。
因为是同步清零，所以反馈的状态应是24－1＝23，而23对应的二进制数为00010111，所以，可令高位片（Ⅱ）的3210''''Q Q Q Q ＝0001，低位片（Ⅰ）的Q 3Q 2Q 1Q 0＝0111。
当计数器计到23时，计数器的状态为3210''''Q Q Q Q Q 3Q 2Q 1Q 0＝00010111，其反馈清零函数为D 0210R '=Q Q Q Q ，这时，与非门输出低电平0，在输入第24个计数脉冲CP 时，使两片CT74LS163同时被清零，从而实现二十四进制计数。
电路如图所示。
习题8.15(2)的逻辑图（3）因为M＝24，所以24<M<28，即需要两片集成CT74LS161型四位二进制同步计数器。