《数字集成电路》期末试卷B(含答案)
《数字集成电路》期末试卷(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。
3．1A ⊕可以简化为 。
4．图1所示逻辑电路对应的逻辑函数L 等于 。
A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。
6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。
7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。
9．JK 触发器的功能有置0、置1、保持和 。
10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421BCD 编码是 。
【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。
【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。
(完整版)数字电路期末复习试题和答案解析
数字电路期末复习题及答案一、填空题1数字信号的特点是在时间上和幅值上都是断续变化的,其高电平和低电平常用1 _ 和_0 ___ 来表示。
2、分析数字电路的主要工具是逻辑代数，数字电路又称作逻辑电路。
3、逻辑代数又称为布尔代数。
最基本的逻辑关系有与、或、非三种。
常用的几种导出的逻辑运算为与非或非与或非同或异或。
4、逻辑函数的常用表示方法有逻辑表达式真值表逻辑图。
5、逻辑函数F=A BCD +A+B+C+ __________ 。
6、逻辑函数F=A B A B A B AB = ________ 0 _______ 。
7、OC门称为集电极开路门，多个OC门输出端并联到一起可实现丄与功能。
8、TTL与非门电压传输特性曲线分为饱和区、转折区、线性区、截止区。
9、触发器有2 个稳态，存储8位二进制信息要__8 ________________________个触发器。
1 0、一个基本RS触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S = 0且R= 0的信号。
11、一个基本RS触发器在正常工作时，不允许输入R=S= 1的信号，因此它的约束条件是RS=0 。
1 2、在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发方式为主从式或边沿式的触发器不会出现这种现象。
13、施密特触发器具有回差现象，又称电压滞后特性；单稳触发器最重要的参数为脉宽。
14、半导体数码显示器的内部接法有两种形式：共阴接法和共阳接法。
15、对于共阳接法的发光二极管数码显示器，应采用低电平驱动的七段显示译码器。
16、寄存器按照功能不同可分为两类：移位寄存器和数码寄存器。
17、时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。
、选择题1 一位十六进制数可以用 C 位一进制数来表示。
A 1B . 2 C.4D162、十进制数25用8421BCD码表示为 B 。
A 10 101B . 0010 0101 C.100101 D .101013、以下表达式中符合逻辑运算法则的是D。
数字集成电路习题答案
W / L 1 根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解： (1)nm os:
VGT VGS VT 0 2.5 0.43 2.07 VDS
nm os 处于饱和区 ,Vmin VGT 2.07
2 W V ' I D kn ( )(VGT Vmin min )(1 VDS ) L 2 2 2 . 07 115 (2.072 )(1 0.06 2.5) 2 283.3A
VT0(V)
NMOS PMOS 0.43 -0.4
(V0.5)
0.4 -0.4
VDSAT(V)
0.63 -1
k’(A/V2)
115×10-6 -30×10-6
(V-1)
0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管 的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25) 求出g,VIL,VIH,NML,NMH
( R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
（b）
DCLK 1 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 R4 )C4 ( R1 R2 )C5
9 RC
DCLK 2 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 )C4
( R1 R2 R5 )C5 9 RC
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
《数字集成电路》期末试卷B(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）102．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】A ．代入规则B ．对偶规则C ．反演规则D ．互补规则12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
2011年数字集成电路设计期末考试试卷_中国科技大学
Digital Integrated CircuitsFinal Exam, Fall 2011School of Software EngineeringUniversity of Science and Technology of China(19:00pm–21:00 pm November24th, 2011)Name:Student ID:Score:1. Which of the following two circuits is better in terms of speed? Why?(5 points)2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points)3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points)4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points)5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)6.Consider a 24-bit, 6 stage carry-bypass adder with the following delays: t setup=4, t carry=1, t sum=4, t bypass=2.b) Consider the setup delay and carry propagation of the2nd, 3rd, and 4th stages.It is not on the critical path and can be made slower without affecting performance. If each stage is allowed to handle a different number of bits,how many bits would you assign to each of the first four stages to minimize the delay from inputs to the carry outputfor the first16 bits of the adder?(6 points)c)Given the condition that the number of bits in the last two stages is 8, how many bits would you assign to each of the last two stages to minimize the delay of the adder?(4 points)7. Assume the registers in the following figure are edge triggered with t clk-q, max= 4ns, t clk-q, min = 2ns, t setup = 1ns, and t hold= 1ns:CLK(a) What is the maximum operating frequency of this system if there is no skew and jitter? (8 points)(b) What is the maximum random clock skew that this system can tolerate? (6 points)8.Throughout this problem assume that the drain capacitance in the following figure,C D = 0.a) Assuming P(A=0）= P(B=0) = P(C=0) = P(D=0)=0.5, what are the activity factors (i.e.,α0→1) at each of the nodes n0– n3?(6 points)b) Assuming the circuit operates with a supply voltage V DD and a clock frequency f, what is the total dynamic power consumed by this circuit as a function of Cin, C1, C2, and C L (as labeled above)? Note that you should include the power dissipated by driving the A, B, C, and D inputs.(7 points)c)Using the method of logical effort, calculate the delay from A to n2 ((in units of t inv) as a function of Cin, C1, C2, and CL.(5 points)9. Sketch a transistor-level circuit for a master-slave positive edge-triggered register which consists of transmission gates. Express t setup and t hold in terms of t pd_inv(the delay of an inverter) and t pd_tx (the delay of a transmission gate). (7 points）10.What is the logic function performed by this circuit? What is the purpose of having the transistor M1? (4 points)11. Assume that the threshold voltage of NMOS transistors V TN = 0.4V. Calculate the voltage of nodes A and B respectively? (4 points)12.Consider the figure below. During the precharge phase, the output node is precharged to V DD. Assume that all inputs are set to zeros during precharge, and that the capacitance C a is discharged。
数字集成电路设计专业考试试卷及答案
广东工业大学考试试卷答案（A卷）课程名称：数字集成电路设计试春满分100分考试时间：2014年1月13日（第19周星期二）一、名词释义（共20分）摩尔定律:当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会増加一倍，性能也将提fl—倍。
（4分）传播延时:tpHL,输岀由高变低翻转的响应时间，50%Vin->50%Vout5 tpLH,輸岀由低变高翩转的响应肘间，50%Vin->50%Vout^（4分）扇岀:连接到驱动门描岀端负載门的数目。
（4分）寄存器:存放二进制数据器件，由锁存器构成，一般为边沿触发。
（4分）时钟抖动:同一点上相继的时钟沿随时间的变动。
（4分）二、埴空（共40分）1.电感憫合噪声（2分）电容福合噪声（2分）电源地噪声（2分）2.扩散电容（2分）覆盖电容（2分）沟道电容（2分）3.全比例缩小（2分）电压恒定按比例缩小（2分）一般化缩小（2分）4.动态功耗（2分）短路功耗（2分）静态功耗（2分）5.2N （2分）N+1 （2分）N+2 （2分）6.同或F I~.IB^A3（2 分）异或Fl -.45-^5 （2分）7.全定制（2分）半定制（2分）8. a （2 分）三、分析设计（共40分）1.组合逻辑a. r = U*scD；b・若以最小尺寸反相器为参考，在该电路中，串联器件尺寸増大两倍，并联器件尺寸维持不变。
如图所示。
C.输入中最后穏定的信号为关铤信号，保证关键信号路径上的晶体管靠近输岀，可减小延时。
如图所示。
2.时序逻辑a.上升沿触发；工作原理：若理想时钟，当CLK=O时，T1导通，T2截止, 数据D通过T1保存到Ch当CLK=1时，T1截止，T2导通，数据D通过II, T2, 12传输到Q。
b.大于T1的传播延时；4：近似为0; ”切大于II, T2, 13的总传播延时。
3.系统时钟a.优点I H树时钟分布技术，理,想情况下的时钟偏差为零；缺点I易受工艺影响，实际几何形态不重要，电气上的对称更重要。
数电期末试卷及答案（共4套）
数电期末试卷及答案（共4套）XX⼤学信息院《数字电⼦技术基础》期终考试试题（110分钟）(第⼀套)⼀、填空题：（每空1分，共15分）1．逻辑函数Y AB C=+的两种标准形式分别为（）、（）。
2．将2004个“1”异或起来得到的结果是（）。
3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。
4．8位D/A转换器当输⼊数字量10000000为5v。
若只有最低位为⾼电平，则输出电压为（）v；当输⼊为10001000，则输出电压为（）v。
5．就逐次逼近型和双积分型两种A/D转换器⽽⾔，（）的抗⼲扰能⼒强，（）的转换速度快。
6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。
7．与PAL相⽐，GAL器件有可编程的输出结构，它是通过对（）进⾏编程设定其（）的⼯作模式来实现的，⽽且由于采⽤了（）的⼯艺结构，可以重复编程，使它的通⽤性很好，使⽤更为⽅便灵活。
⼆、根据要求作题：（共15分）1．将逻辑函数P=AB+AC写成“与或⾮”表达式，并⽤“集电极开路与⾮门”来实现。
2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、B、C的P、Q波形。
三、分析图3所⽰电路：（10分）1）试写出8选1数据选择器的输出函数式；2）画出A2、A1、A0从000~111连续变化时，Y的波形图；3）说明电路的逻辑功能。
四、设计“⼀位⼗进制数”的四舍五⼊电路（采⽤8421BCD码）。
要求只设定⼀个输出，并画出⽤最少“与⾮门”实现的逻辑电路图。
（15分）五、已知电路及CP、A的波形如图4(a) (b)所⽰，设触发器的初态均为“0”，试画出输出端B和C的波形。
（8分）BC六、⽤T触发器和异或门构成的某种电路如图5(a)所⽰，在⽰波器上观察到波形如图5(b)所⽰。
试问该电路是如何连接的？请在原图上画出正确的连接图，并标明T的取值。
（6分）七、图6所⽰是16*4位ROM和同步⼗六进制加法计数器74LS161组成的脉冲分频电路。
(完整版)《数字电路》期末模拟试题及答案
- 1 -一、填空题1. PN 结具有单向导电性。
正向偏置时，多子以扩散运动为主，形成正向电流；反向偏置时，少子漂移运动，形成反向饱电流。
2. 双极型晶体三极管输出特性曲线的三个工作区是放大区、截止区、饱和区。
3. 已知三态与非门输出表达式C AB F ⋅=，则该三态门当控制信号C 为高电平时，输出为高阻态。
4. 十进制数211转换成二进制数是(11010011)2；十六进制数是(D3)16。
5. 将若干片中规模集成电路计数器串联后，总的计数容量为每片计数容量的乘积。
6. 若用触发器组成某十一进制加法计数器，需要四个触发器，有五个无效状态。
7. 同步RS 触发器的特性方程为n 1n Q R S Q +=+；约束方程为RS=0 。
8. 下图所示电路中，Y 1 ＝B A Y 1=2Y 3 ＝AB Y 3=二、选择题1. 下列函数中，是最小项表达式形式的是＿＿＿＿c ＿＿＿＿＿。
A. Y=A+BCB. Y=ABC+ACDC. C B A C B A Y +⋅=D. BC A C B A Y +⋅=2. 要实现n 1n Q Q =+,JK 触发器的J 、K 取值应为＿＿d ＿＿＿。
A ． J=0，K=0 B. J=0，K=1 C. J=1，K=0 D. J=1，K=1 3．数值[375]10与下列哪个数相等＿b ＿＿。
A ． [111011101]2 B. [567]8 C. [11101110]BCD D. [1F5]16 4．属于组合逻辑电路的是＿＿＿＿＿b ＿＿＿＿＿＿A ． 触发器 B. 全加器 C. 移位寄存器 D. 计数器 5．M 进制计数器状态转换的特点是：设定初态后，每来＿c ＿＿个计数脉冲CP ，计数器重新B2BV CC Y1- 2 -回到初态。
A ． M-1 B. M+1 C. M6．为了把杂乱的、宽度不一的矩形脉冲信号，整形成具有固定脉冲宽度的矩形波信号输出，我们应选用＿b ＿＿电路。
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浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B
姓名 学号 班级 任课教师
一、填空题（本大题共10小题，每空格1分，共10分）
请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）10
2．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）
在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】
A ．代入规则
B ．对偶规则
C ．反演规则
D ．互补规则
12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC
13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
【 】 A ．保持 B ．翻转
C ．置1
D ．置0
16．图1时序电路的状态图中，具有自启动功能的是。
【 】
A．B．C．D．
图1
17．设集成十进制加法计数器的初态为Q3Q2Q1Q0=1001，则经过5个CP脉冲以后计数器的状态为。
【】A．0100 B．0000 C．0101 D．1001
18．哪种器件中存储的信息在掉电以后即丢失。
【】A．EPROM B．静态RAM C．PAL D．EEPROM
19．多谐振荡电路与单稳态触发电路的区别之一是。
【】A．前者有2个稳态，后者只有1个稳态
B．前者没有稳态，后者有2个稳态
C．前者没有稳态，后者只有1个稳态
D．两者均只有1个稳态，但后者的稳态需要一定的外界信号维持
20．A/D转换器中，转换速度最高的为转换器。
【】A．并行比较型B．逐次逼近型C．计数型D．双积分型
三、分析题（本大题共6小题，每小题8分，共48分）
21．化简题：
（1）用公式法证明：A
C
C
B
B
A
A
C
C
B
B
A+
+
=
+
+
（2）用卡诺化简逻辑函数F(A,B,C,D)＝∑m(3,4,5,6, 10,13,14,15)，求出最简“与-或”表达式。
22．写出如图2所示各电路的输出函数表达式。
TTL门电路
A
B F
1
A
B
C
2k
F
2
A
B
C
D
F
3
A
B
C
D
EN
F
4
图2
23．电路如图3所示，分别写出图3（a ）四选一数据选择器74LS153的输出函数表达式和图3（b ）的74LS138译码器的输出函数表达式。
Z 1
Z
2
Z 3
图3（a ）
图3（b ）
24．电路如图4所示，已知输入端 D S ,D R 的电压波形，试画出与之对应的Q 和Q 的波形。
Q
Q
Q
Q
D S D
R G 2
图4
25．分析如图5所示同步时序逻辑电路。
要求：（1）写出各级触发器的驱动方程（激励函数）；（2）写出各级触发器的状态方程；
（3）列出状态转移表；
（4）画出状态转移图；
（5）描述逻辑功能。
1
Q
图5
26．图6
所示的电路是用施密特触发电路构成的多谐振荡器，试画出电容器C
两端电压v C和输出电压v O的波形。
t
t
v
v
v
C
R
v O
V T+
V T-
图6
四、设计题（本大题共2小题，每小题11分，共22分）
27．试用较少的与非门和非门设计一个两位二进制数平方器，并画出逻辑图。
输入变量AB 表示一个两位二进制数，输出WXYZ 为四位二进制数。
输入端只提供原变量。
28．中规模集成计数器74LS193引脚图和逻辑符号、功能表分别如图7和如表1所示，其中CO 和BO 分别为进位和借位输出。
（1）请画出进行加法计数实验时的实际连接电路。
（2）试通过外部的适当连线，将74LS193连接成8421BCD 码的十进制减法计数器。
LD 74LS193
CO BO 1
2
3
4
56
7
8
16151413121110
9
GND V CC D 0RD D 2D 3
D 1Q 1Q 0CP D CP U Q 2Q 3CO
BO 引脚图
逻辑符号
图7
表1
数字电路和数字逻辑试卷B 答案及评分参考
一、填空题（本大题共10小题，每空格1分，共10分）
1．95.25 2．96 3．+AB AB 或))((B A B A ++ 4．无关项 5．当前 6．状态方程 7．10 8．量化 9．分辨率 10．电阻和电容
二、选择题（本大题共10小题，每小题2分，共20分）
11．B 12．A 13．D 14．A 15．B 16．B 17．A 18．B 19．C 20．A 三、分析题（本大题共6小题，每小题8分，共48分） 21．（1））
，，，，，（6543211m C B A BC A C B A C AB C B A C B A A C C B B A Y =+++++=++= ）
，，，，，（6543212m C B A C AB C B A C B A C B A BC A A C C B B A Y =+++++=++= ∴Y 1=Y 2
（2）解：CD B A D AC D BC ABD C B A Y ++++=
00011110AB CD 11100011110
11111
000000
22．解：B A F +=1 BC A F +=2 CD AB F =3 EN CD EN AB F +=4 （每个式子2分） 23．解：
(1)AB C B AB C B A C B A AB C B A B A C B A F +=++=⋅++⋅+=10 （4分） (2)BC A C B A C B A Y Y Y Z ++==3101 ABC C B A C B A Y Y Y Z ++==7522
ABC C AB C B A BC A Y Y Y Y Z ++++==76533
（4分）
24．解：
Q
Q
d
S d
R （8分）
25．解：
（1）驱动方程：（1分）
n Q D 10=，n
Q D 01=
（2）状态方程（2分）
n Q Q 11
n 0
=+，n
Q Q 01
n 1
=+
（3）状态真值表（2分）
（4）状态转换图（2
分）
1Q 0
Q （5）功能：4进制计数器。
（1分） 26．解：
T+T-t
t
v v
（8分）
四、设计题（本大题共2小题，每小题11分，共22分） 27．解：真值表如下所示
（3分）表达式：
AB
AB
W=
=，B
A
B
A
X=
=，0
=
Y，B
AB
B
A
Z=
+
=（4分）
由与非门和非门构成得逻辑图如下：
A
B
Z
Y
X
W
（4分）
28．解：
（1）进行加法计数实验时的电路连接如图，CP D=“1”，CP U接计数脉冲，RD=0，LD接“1”，输出为Q3、Q2、Q1、Q0。
（5分）
CO
BO
1×
×
×
×
CP
1
计数输出
（
2）（6分，其中图3分，状态转换图及其说明3分）
要求按8421编码十进制减法计数时，电路图下图所示，状态转换图为
2
Q1Q0Q
3
Q
由功能表可知，74LS193是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开始减法计数，电路如图所示。
11
1
CP。