计算机组成原理题库-第5章题库资料
计算机组成原理习题 第五章
第五章一．填空题1.控制器由于设计方法的不同可分为型、型和型控制器。
2.控制器在生成各种控制信号时，必须按照一定的进行，以便对各种操作实施时间上的控制。
3.微程序控制的计算机中的控制存储器CM是用来存放的。
4.在微指令的字段编码法中，操作控制字段的分段并非是任意的，必须遵循的分段原则中包括：①把性的微命令分在同一段内；②一般每个小段要留出一个状态，表示。
5.微指令分为和微指令两类，微指令可以同时执行若干个微操作，所以执行机器指令的速度比微指令快。
6.在CPU中，指令寄存器的作用是，其位数取决于；程序计数器的作用是，其位数取决于。
7.指令周期是，最基本的指令周期包括和。
8.根据CPU访存的性质不同，可将CPU的工作周期分为、、和。
9.在CPU中保存当前正在执行的指令的寄存器是，保存下一条指令地址的寄存器是，保存CPU访存地址的寄存器是。
10.中断判优可通过和实现，前者速度更快。
11.中断服务程序的入口地址可通过和寻找。
12.在硬件向量法中，可通过两种方式找到服务程序的入口地址，一种是，另一种是。
13.CPU从主存取出一条指令并执行该指令的时间叫做，它常常用若干个来表示，而后者又包含有若干个。
14.程序顺序执行时，后继指令的地址由形成，遇到转移指令和调用指令时，后继指令的地址从获得。
15.控制器在生成各种控制信号时，必须按照一定的进行，以便对各种操作实施时间上的控制。
16.机器X和Y的主频分别是8MHz和12MHz，则X机的时钟周期为µs。
若X机的平均指令执行速度为0.4MIPS，则X机得平均指令周期为µs。
若两个机器的机器周期内时钟周期数相等，则Y机得平均执行速度为MIPS。
17.一个主频为25MHz的CPU，平均每条指令包含2个机器周期，每个机器周期包含2个时钟周期，则计算机的平均速度是。
如果每两个机器周期中有一个用于访存，而存储器速度较慢，需再插入2个时钟周期，此时指令周期为µs。
计算机组成原理第五章答案
计算机组成原理第五章答案1. 概述本文档为计算机组成原理第五章的答案总结，主要涵盖了第五章的核心概念和问题解答。
本章主要讨论了计算机的存储器层次结构和存储管理的相关内容。
2. 存储器层次结构存储器层次结构指的是一系列不同速度、容量和成本的存储设备，按照存储访问时间的大小排列成一种层次结构。
通常由以下几个层次组成：1.高速缓存（Cache）：位于CPU内部，容量较小但速度非常快，用来暂时存放从内存中读取的指令和数据。
2.主存储器（Main Memory）：位于CPU外部，容量较大但速度相对较慢，用来存放程序运行时需要的指令和数据。
3.辅助存储器（Auxiliary Storage）：位于计算机外部，包括硬盘、磁带等设备，容量较大但速度较慢，用来长期存储大量的数据和程序。
4.寄存器（Register）：位于CPU内部，容量非常小但速度非常快，用来存储CPU正在执行的指令和数据。
存储器层次结构的设计原则是利用成本较低的存储器来提供更大的容量，同时保证需要最频繁访问的数据能够在速度最快的存储器中找到。
3. 存储管理存储管理是指对计算机中的存储器进行组织和管理的过程，主要包括内存分配、地址映射和存储保护等方面。
3.1 内存分配内存分配是指将程序运行所需的内存空间分配给程序的过程。
常用的内存分配方式包括静态分配和动态分配。
•静态分配：在程序编译或装载时确定程序所需的内存空间大小，并为其分配相应的内存空间。
静态分配的优点是效率高，但缺点是浪费内存资源，不能适应较大程序的需求。
•动态分配：在程序运行时根据需要动态的分配和释放内存空间。
常见的动态分配方式有堆和栈两种方式。
堆分配是通过一些内存管理函数来进行的，栈分配则是通过操作系统提供的栈实现的。
动态分配的优点是灵活性高，适应性强，但容易产生内存泄漏等问题。
3.2 地址映射地址映射是指将程序中的逻辑地址（虚拟地址）转换成物理地址的过程。
常见的地址映射方式有两级映射和页式映射。
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：n = log1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
1每块板的结构如下图24块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案片内地片A0A1A3A2A8A9A7A6A5A4A12A15A14A13A11A1000000000000000004K111111100001111100001000000000004K10001111111111114K00000000100000001 1 1 1 1 1 1 1 1 1 1 1 0 0 1 00 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 4K11111111111111时分别选定，11，为A1200，0110，，恒为，由以上真值表可知，采用全译码方式，A15A140A13 RAM芯片。
计算机组成原理第5章习题参考答案
倍？ [解] （1）主存容量为 4MB，按字节编址，主存地址为 22 位，地址格式如下图所示： 区号 (8 位) Cache 的地址格式为 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位) （2）由于每个字块有８个字，故主存第０、１、２、⋯、９９号字单元分别在字块０～１２ 中，但 Cache 起始为空，Cache 与主存是以块为单位交换，所以第一次读时每一块中的 第一个单元没命中，但后面７次每个单元均可以命中 命中率＝Nc/(Nc＋Nm)＝(100－13＋７×100)/(８×100)＝98.4％ （3）设 Cache 的存取周期为 T，则主存的存取周期为６T。 有 Cache 的访存时间＝H×Tc＋（１－H）×（Tm＋Tc）＝Tc＋（１－H）×Tm =T+(1-98.4%)×6T=1.096T 无 Cache 的访存时间为６T，所以速度提高倍数＝６÷1.096＝５.47 倍。 5-27 已知采用页式虚拟存储器，某程序中一条指令的虚地址是：000001111111100000。该程 序的页表起始地址是 0011，页面大小１K，页表中有关单元最末四位（实页号）见下表： 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位)
_
A12 0 1 0 1
A11~A0 --------------------
第一组 第二组 第三组 第四组
CS 0 A13 A12 CS1 A13 A12 CS 2 A13 A12
CS 3 A13 A12
存储器的逻辑图如图 1 所示。 5-16.现有如下存储芯片：2K×1 的 ROM、4K×1 的 RAM、8K×1 的 ROM。若用它们组成容量为 16KB 的存储器，前 4KB 为 ROM，后 12KB 为 RAM，CPU 的地址总线 16 位。 （1）各种存储芯片分别用多少片？ （2）正确选用译码器及门电路，并画出相应的逻辑结构图。 （3）指出有无地址重叠现象。 [解]： （1） 需要用 2K×1 的 ROM 芯片 16 片，4K×1 的 RAM 芯片 24 片。不能用 8K×1 的 ROM 芯片，因为大于 ROM 应有的空间。 （2） 各存储芯片的地址跟配如下： A15 A14 A13 A12 A11 A10~A0 X X 0 0 0 ----- 2KB ROM X X 0 0 1 ------ 2KB ROM X X 0 1 ----------------- 4KB RAM X X 1 0 ----------------- 4KB RAM X X 1 1 ----------------- 4KB RAM 相应的逻辑结构图如图 2 示。 （3）有地址重叠现象。因为地址线 A15、A14 没有参加译码
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
计算机组成原理第五章答案90051
5 ．4 教材习题解答１．如何区别存储器和寄存器？两者是一回事的说法对吗？解：存储器和寄存器不是一回事.存储器在CPU 的外边,专门用来存放程序和数据,访问存储器的速度较慢。
寄存器属于CPU 的一部分，访问寄存器的速度很快。
２．存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。
存储系统是由几个容量、速度和价存储系统和结构第5章129 格各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。
把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。
由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）；主存和辅存间称为主存—辅存存储层次(虚拟存储系统) 。
３．什么是半导体存储器？它有什么特点?解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类.半导体存储器具有容量大、速度快、体积小、可靠性高等特点.半导体随机存储器存储的信息会因为断电而丢失。
４．SRAM 记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异同点?解：SRAM 记忆单元由６个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留.DRAM 记忆单元可以由４个和单个MOS管组成，利用栅极电容存储信息,需要定时刷新。
５．动态RAM 为什么要刷新？一般有几种刷新方式? 各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。
常见的刷新方式有集中式、分散式和异步式３种。
集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。
计算机组成原理第五章部分课后题答案
计算机组成原理第五章部分课后题答案5.1 I/O设备有哪些编址方式，各有何特点？常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址·I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备与主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。
·I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。
5.3 I/O设备与主机交换信息时，共有哪几种控制方式？简述它们的特点。
·程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。
·程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O 设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大·DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA 方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。
5.4 比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。
·程序查询方式：主要用于CPU不太忙且传送速度不高的情况下。
无条件传送方式作为查询方式的一个特例，主要用于对简单I/O设备的控制或CPU明确知道外设所处状态的情况下。
·中断方式：主要用于CPU的任务比较忙的情况下，尤其适合实时控制和紧急事件的处理· DMA方式（直接存储器存取方式）：主要用于高速外设进行大批量数据传送的场合。
计算机组成原理第五章答案46174
2. 简要说明CPU与I/O之间传递信息可采用哪 几种联络方式？它们分别用于什么场合？ 目 录答： CPU与I/O之间传递信息常采用三种联络 方式：直接控制（立即响应）、 同步、异步。 适上一用页场合分别为： 下一页直接控制适用于结构极简单、速度极慢的I/O 设退 备出，CPU直接控制外设处于某种状态而无须联 络信号。
波特——是数据传送速率波特率 的单位。
第 6 张幻灯片
10. 什么是I/O接口?它与端口有何区别？为什 么要目设录置I/O接口？I/O接口如何分类？
上解一：页 I/O接口一般指CPU和I/O设备间的连接部 件；下一页
退I/O出端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一个接 口中往往包含若干个端口，因此接口地址往往包 含有若干个端口地址。
第 7 张幻灯片
由于I/O设备的物理结构和工作速率一 目般录与主机差异很大，无法直接相连，因此 通常通过I/O接口进行连接。 上一页 I/O接口分类方法很多，主要有： 下一页 按数据传送方式分，有并行接口和串 退行出接口两种；
按数据传送的控制方式分，有程序控 制接口、程序中断接口、DMA接口三种。
第 4 张幻灯片
6. 字符显示器的接口电路中配有 目 录缓冲存储器和只读存储器，各有何作
用？ 上一页 解：显示缓冲存储器的作用是支 下一页持屏幕扫描时的反复刷新；只读存储 退 出器作为字符发生器使用，他起着将字
符的ASCII码转换为字形点阵信息的作 用。
第 5 张幻灯片
8. 某计算机的I/O设备采用异步串 行传送方式传送字符信息。字符信 目 录息的格式为一位起始位、七位数据 位、一位校验位和一位停止位。若 上一页要求每秒钟传送480个字符，那么该 下一页设备的数据传送速率为多少？ 退 出 解：480×10=4800位/秒=4800波特 ；
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第5章题库1 某机字长32位，存储容量为1MB，若按字编址，它的寻址范围是( )。
A．0—(1M-1) B．0—1MB C．0—(256K-1) D．0—256KB2 双端口存储器所以能高速进行读/ 写，是因为采用( )。
A．高速芯片B．两套相互独立的读写电路C．流水技术D．新型器件3在下列几种存储器中，CPU可直接访问的是（）。
A. 主存储器B. 磁盘C. 磁带D. 光盘4 在主存和CPU之间增加cache存储器的目的是( )。
A. 增加内存容量B. 提高内存的可靠性C. 解决CPU与内存之间的速度匹配问题D.增加内存容量，同时加快存取速度5 SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为( )。
A．64，16 B．16，16 C．64，8 D．16，64。
6 采用虚拟存贮器的主要目的是( )。
A．扩大主存贮器的存贮空间，并能进行自动管理和调度B．提高主存贮器的存取速度C．提高外存贮器的存取速度D．扩大外存贮器的存贮空间7 双端口存储器在( )情况下会发生读/写冲突。
A. 左端口与右端口的地址码不同B. 左、右端口的地址码相同C. 左、右端口的数据码相同D. 左、右端口的数据码不同8 计算机系统中的存贮器系统是指( )。
A RAM存贮器B ROM存贮器C 主存贮器D 主存贮器和外存贮器9 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是( )。
A 0—4MB B 0—2MBC 0—(2M-1)D 0—(1M-1)10 某一SRAM芯片，采用地址线与数据线分离的方式，其容量为512×8位，除电源和接地端外，该芯片引出线的最小数目应是( )。
A 23B 25C 50D 1911 以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是( )。
A DRAMB SRAMC FLASH ROMD EPROM12 计算机中的三级存储器结构指的是（）A 寄存器、Cache和辅存B 寄存器、主存和辅存C Cache、主存和辅存D 寄存器、Cache和辅存13 在下列计算机的存储部件中，CPU不能直接访问的是（）A 主存储器B 辅助存储器C 寄存器D Cache14 存储器是计算机的记忆设备，它主要用来（）A 存放程序B 存放数据C 存放程序和数据D 存放微程序15 计算机系统中，广义的存储系统包括：寄存器、高速缓存器、主存储器和外存储器，其存取速度由高到低是（）A 寄存器、Cache、主存储器、外存储器B Cache、寄存器、主存储器、外存储器C 主存储器、寄存器、Cache、外存储器D 外存储器、主存储器、Cache、寄存器16 设有1个1M×16bit的静态RAM芯片，该芯片引脚中地址线和数据线的数目之和为（）A 17B 29C 36D 3217 用1K×8位的存储芯片来组成1M×16位的存储器，需要进行（）A 字扩展B 位扩展C 字扩展和位扩展D 不需要扩展18 U盘是现代计算机常用的一种移动存储设备，按存储介质分类，它属于（）A. 半导体存储器B. 磁表面存储器C. 磁芯存储器D. 光盘存储器19 存储速度可由存取时间和存取周期来表示，两者的关系是（）A. 存取时间等于存取周期B. 存取时间小于存取周期C. 存取时间大于存取周期D. 无法判定20 动态RAM的刷新是以（）为单位进行的A. 存储单元B. 行C. 列D. 存储矩阵21 RAM芯片字扩展时可以（）A. 增加存储器字长B. 增加存储单元数量C. 提高存储器的速度D. 降低存储器的平均价格22 某机器字长16位，内存按字节编址，地址从A4000H到CBFFFH，共有（）个字节A. 80KB. 96KC. 160KD.320K23 某机器字长16位，内存按字编址，地址从A4000H到CBFFFH，共有（）个字节A. 80KB. 96KC. 160KD.320K24 容量为64块的Cache采用组相联方式映射，每4块为一组，若主存容量为4096块，则主存区号（用于Cache是否命中的比较的位数）为（）位A. 6B. 8C. 12D. 以上都不是25 容量为64块的Cache采用直接映射，若主存容量为4096块，则主存区号（用于Cache 是否命中的比较的位数）为（）位A. 6B. 8C. 12D. 以上都不是26 容量为64块的Cache采用全相联，若主存容量为4096块，则主存区号（用于Cache是否命中的比较的位数）为（）位A. 6B. 8C. 12D. 以上都不是27 若内存按字节编址，用存储容量为32K×8比特的存储器芯片构成地址编号A0000H至DFFFFH的内存空间，则至少需要（）片内存芯片A. 4B. 6C. 8D. 1028 若内存地址区间为4000H-43FFH，每个存储单元可存储16位二进制数，该内存区域由4片相同容量的存储器芯片通过字扩展构成，则该存储芯片的规格为（）A. 512×16bitB. 256×8bitC. 256×16bitD. 1024×8bit29 若内存地址区间为4000H-43FFH，按字节编址，该内存区域由4片相同容量的存储器芯片通过字扩展构成，则该存储芯片的规格为（）A. 512×16bitB. 256×8bitC. 256×16bitD. 1024×8bit30 Cache用于存放主存数据的部分拷贝，存储单元地址与Cache单元地址之间的转换方式由（）完成A. 硬件B. 软件C. 用户D. 程序员二、理解计算题1、提高CPU和内存的传送速度可用哪几种途经？2 某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。
每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE =1时执行读操作，当/WE =0 时执行写操作。
用顺序存储方式画出此CPU与上述RAM芯片的连接图，并简述顺序存储相比交叉存储的优劣势。
3 某机器中，配有四个16K×8bit的RAM芯片（编号1号到4号），CPU地址线16根，数据线8根，读写控制R/W(R/W=1为读控制，R/W=0为写控制)。
每个RAM芯片有2个控制端：当/CS有效时，该片选中；当/WE =1时执行读操作，当/WE =0 时执行写操作。
用交叉存储方式画出此CPU与上述RAM芯片的连接图，并简述交叉存储相比顺序存储的优劣势。
4、某动态内存具有1024个记忆单元（32×32的存储矩阵）的存储芯片进行刷新，刷新是按行进行的，要求每行在2ms以内必须刷新一次，内存的存取周期为500ns（0.5 s），画出三种内存刷新方式的示意图，并比较各自特点。
5、某机器采用模4交叉存储，今执行一小段循环程序(每条都是访问内存型指令，如MOV [11h],R1等)，此程序放在存储器的连续地址单元中,且首地址为0000H。
假设每条指令的执行时间相等（无流水线），均为T E，访问内存的时间由写地址时间和内存读写时间组成，写地址的时间是T A，内存数据读写到总线上的时间是T D，译码器译码时间忽略，计算下面两种情况程序执行时间（用T E、T A、T D表达）。
（1）循环程序由5条指令组成，重复执行80次。
（2）循环程序由8条指令组成，重复执行50次。
（3）若T E=T A=T D=1CPU周期，程序（2）相比程序（1）减少多少CPU周期。
6 若FPM(快速页模式)RAM具有相同的RAS（行地址选择）和CAS（列地址选择）时间，均为2T，内存数据数据传输时间为4T，内存规格为2048×1024×8Bit，若从首地址开始，连续访问100KB数据，计算FPM内存的完成时间（只需写出表达式，不要求计算结果）。
7 若CDRAM（带缓存的RAM）具有相同的RAS（行地址选择）和CAS（列地址选择）时间，均为2T，Cache容量为1024×8Bit，内存规格为2048×1024×8Bit，内存数据传输时间为4T，Cache数据传输时间为1T，Cache数据块传输时间为50T，若从首地址开始，连续访问1MB数据，计算CDRAM内存的完成时间（只需写出表达式，不要求计算结果）。
8 假定由若干个2K×8位的芯片按顺序存储组成8K×16位存储器，则地址为0A2FH所在芯片的寻址范围是？9 设cache有1、2、3、4共4个块，a、b、c、d等为主存中的块,访问顺序依次如下：a、b、c、d、b、b、c、c、d、d、a ,下次若要再访问e块。
简述采用LFU和LRU算法的策略和实现方法，并给出两种方法的具体替换过程和替换的结果。
10 CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的命中率、平均访问时间和效率。
第5章题库答案1 C, 一个字4B，1MB/4B=256K2 B3. A4 C5 B6 A7 B8 D9 C10 D, 512个地址单元需要9根地址线，8位数据需要8根数据线，另外再加上芯片片选线和读写控制线，共19根。
11 B12 C13 B14 C15 A16 C17 C18 A19 B20 B21 B22 C, 按字节编址，因此一个地址为1个字节，由地址范围可计算出共有CBFFFH-A4000H+1=28000H=2*16^4+8*16^3=2*2^16+8*2^12=(2*2^6+8*2^2)*2^10=160K23 D，因为按字编址，一个地址为2个字节，因此为160K×2=320K24 B，组相联，由于4块一组，共有64/4=16组，则主存块数/16组后的块数地址用于比较，有4096/16=2^12/2^4=2^8，故需要8位25 A，直接映射，则主存块数/Cache块数后的块地址用于比较，4096/64=2^6，故6位26 C，全相联，则主存块数直接比较，4096=2^12，故12位27 C 有效地址计算：DFFFF-A0000+1=40000H=4*16^4=4*2^16=2^18=2^8*2^10=256K，则需要片数=256K*8bit(字节编址)/(32K*8bit)=828 C，有效地址：43FFH-4000H+1=400H=4*16^2=4*2^8=2^10=1K；则每片的地址为1K/4=256，由于每个地址存16位数据，故256*16bit29 B, 按字节编址30 A二、理解计算题1、提高CPU和内存的传送速度可用哪几种途经？1.提高工艺，提升内存颗粒本身的性能，缩短存储器的读写时间2.加长存储器的字长（位扩展）3.采用空间并行技术，即采用并行操作的双端口存储器4.采用时间并行技术，即采用多模块交叉存储器（流水线技术）；5.在CPU和内存之间，加入高速缓冲存储器（cache技术）；6.快速页模式，加入页概念，同页内的操作不用更新地址，减少地址传输次数。