集成电路中的无源元件
射频集成电路设计基础(复习2)
射频集成电路设计基础 > 射频与微波技术复习 (1) > 无源元件 (Passive Components)
<< >> <
>
↵
3 of 27
– RLC 并联谐振电路 1 附近，即 1 1 , 在谐振频率 ω = ----------电路导纳为 Y = -- + j ω C + --------0 R jωL LC ω = ω 0 + ∆ω 处， j j 1 ------1 ------1 Y ( ω ) = --+ ( ω 2 LC – 1 ) = --+ ( 2 ∆ωω 0 + ∆ω 2 ) LC ≈ -- + j 2 C ∆ω R ωL R ωL R
d V(z) dz d jωC ⋅ V(z) = – I(z) dz jωL ⋅ I(z) = –
d V ( z ) + ω 2 LCV ( z ) = 0 dz2 d 2V(z) = 0 V ( z ) β + dz2
2
2
β 2 = ω 2 LC
毫不奇怪，我们得到的仍然是波动方程 V ( z ) = Ae –j β z + Be j β z β I ( z ) = ------- [ Ae –j β z – Be j β z ] ωL V(z) 所含的两项分别为入射波和反射波， A 和 B 是它们在 z=0 时的值，而
µ --- -- ln D π a πε --------------------ln ( D ⁄ a )
µ- b ----- ln -2 π a 2 πε ------------------ln ( b ⁄ a )
µ h -----w ε w -----h
半导体集成电路考试题目及参考答案
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
半导体集成电路课后答案
半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。
以下是由关于半导体集成电路的课后答案，希望大家喜欢!一，集成电路的根本制造工艺二，集成电路中的晶体管及其寄生效应三，集成电路中的无源元件四，晶体管-晶体管逻辑电路五，发射极耦合逻辑电路六，集成注入逻辑电路七，MOS反相器八，MOS根本逻辑单元九，MOS逻辑功能部件十，存储器十一，接口电路十二，模拟集成电路中的根本单元电路十三，集成运算放大器十四，MOS开关电容电路十五，集成稳压器十六，D/A，A/D变换器十七，集成电路设计概述十八，集成电路的正向设计十九，集成电路的芯片解剖二十，集成电路设计方法二十一，集成电路的可靠性和可测性设计简介二十二，集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态，此时在输出端可得到 VO=VOH，电路输出高电平。
2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态，此时在输出端可得到 VO=VOL，电路输出低电平。
3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似)。
4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。
5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。
6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。
7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。
8 逻辑摆幅VL-输出电平的最大变化区间，VL=VOH-VOL。
9 过渡区宽度VW-输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。
10 低电平噪声容限VNML-输入低电平时，所容许的最大噪声电压。
其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。
11高电平噪声容限VNMH-输入高电平时，所容许的最大噪声电压。
最新半导体集成电路部分习题答案(朱正涌)
半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。
提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ， 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下：答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。
mos管有源电阻和无源器件
无源器件
在模拟集成电路中的无源器件主要是指电阻、 电容等，精密的电阻、电容是MOS模拟电路设计 所要求的主要基本元件，电阻或电容在电路应用 中最关键的是要提供精确的元件值，但在大多数 情况下，电阻或电容的绝对值不如它们的比值那 么重要。
无源器件
电阻
• 电阻是模拟电路的最基本的元件，在集成电路中 有多种设计和制造方法，并有无源电阻与有源电 阻之分。电阻的大小一般以方块数来表示，电阻 的绝对值为：
MOS器件物理
MOS管交流小信号模型
MOS管低频小信号模型 • 小信号是指对偏置的影响非常小的信号。 • 由于在很多模拟电路中，MOS管被偏置在饱和
区，所以主要推导出在饱和区的小信号模型。 • 在饱和区时MOS管的漏极电流是栅源电压的函
数，即为一个压控电流源，电流值为gmVGS， 且由于栅源之间的低频阻抗很高，因此可得到 一个理想的MOS管的小信号模型，如图所示。
无源器件－电容
多晶与体硅之间的电容（PIS）
• NMOS与CMOS多晶硅栅（金属栅）工艺实现，需要额外一次离
子注入来形成底板的n+重掺杂区，以多晶硅为上极板，二氧化硅
为介质，n+为下极板构成电容。
多晶硅
金属
n+
n+
薄热氧化层
n＋重掺杂
p
• 衬底必须接一个固定电位，此时多晶与体硅间的电容可认为是一
gm 2K NVDS
gd 2KN (VGS Vth ) 2 KN I DS • 所以此时的输出电阻值较小。
有源电阻
• 总之，当MOS管在电路中作有源电阻时， 一般栅接固定电位（接漏是一种特例）， 这时根据栅电压大小来判定MOS管的工作 区域（饱和区与三极管区），另外，输出 的端口是源端或是漏端，其呈现的阻抗也 不同。
集成电路中的有源与无源器件
硅片制造厂的分区概述
扩散 扩散区一般认为是进行高温工艺及薄膜淀积的区域，扩散区的主要 没备是高温扩散炉和湿法清洗设备。高温扩散炉可以在近1200℃的高温下 工作，并能完成多种工艺流程，包括氧化、扩散、淀积、退火以及合金。 湿法清洗设备是扩散区中的辅助工具。硅片在放人高温炉之前必须进行彻 底地清洗，以除去硅片表面的沾污以及自然氧化层。 光刻 使用黄色荧光管照明使得光刻区与芯片厂中的其他各个区明显不同。 光刻的目的是将电路图形转移到覆盖于硅片表面的光刻胶上。光刻胶是一 种光敏的化学物质，它通过深紫外线曝光来印制掩膜版的图像。光刻胶只 对特定波长的光线敏感，例如深紫外线和白光，而对黄光不敏感。光刻区 位于硅片 厂的中心。因为硅片从硅片制造厂的所有其他区流入光刻区。由 于在光刻过程中缺陷和颗粒可能进入光刻胶层，沾污的控制 显得格外重要。 光刻掩膜版上的缺陷以及步进光刻机上的颗粒 能够复印到所有用这些设备 处理的硅片上 。
CMOS制作步骤
形成n阱的5个主要步骤：
(1)外延生长 硅片在到达扩散区之前已经有了一个薄的外延层。外延层与衬 外延生长 底有完全相同的晶格结构，只是纯度更高，晶格缺陷更少而已。外延层已经 进行了轻的p型杂质（硼）掺杂。 (2)原氧化生长 硅片漂洗、甩干之后放人高温（1000℃）炉中。工艺腔中通 原氧化生长 入氧气使之与硅发生反应，得到大约150Å的氧化层。这一氧化层主要有以下 作用：1）保护表面的外延层免受沾污，2）阻止了在注入过程中对硅片过度 损伤，3）作为氧化物屏蔽层，有助于控制注人过程中杂质的注人深度。 (3) 第一层掩膜，n阱注人 预处理硅片的上表面涂胶、甩胶、烘焙。传送装 第一层掩膜， 阱注人 置将经过涂胶处理的硅片每次一片地送入对准与曝光系统。光刻机将特定掩 膜的图形直接刻印在涂胶的硅片上。曝光后的硅片用显影液喷到硅片上时， 图形第一次显现出来。显影后的硅片再次烘焙，并在转人离子注入区前进行 检测。
集成电路试题库
集成电路试题库(总49页) -本页仅作为预览文档封面，使用时请删除本页-半导体集成电路典型试题绪论1、什么叫半导体集成电路？【答案：】通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。
集成在一块半导体基片上。
封装在一个外壳内，执行特定的电路或系统功能。
2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写【答案：】小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3、按照器件类型分，半导体集成电路分为哪几类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。
4、按电路功能或信号类型分，半导体集成电路分为哪几类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。
5、什么是特征尺寸它对集成电路工艺有何影响【答案：】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。
是衡量集成电路加工和设计水平的重要标志。
它的减小使得芯片集成度的直接提高。
6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。
【答案：】该电路可以完成NAND逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。
对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。
该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。
在评估阶段，M kp截至，不影响电路的正常输出。
8、延迟时间【答案：】时钟沿与输出端之间的延迟第1章集成电路的基本制造工艺1、四层三结的结构的双极型晶体管中隐埋层的作用【答案：】减小集电极串联电阻，减小寄生PNP管的影响2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响【答案：】电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤【答案：】第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4、简述硅栅p阱CMOS的光刻步骤【答案：】P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5、以p阱CMOS工艺为基础的BiCMOS的有哪些不足【答案：】NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6、以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法【答案：】首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。
无源共振芯片原理
无源共振芯片原理无源共振芯片是一种能够产生共振频率的集成电路芯片，它在无源电路中起到了重要的作用。
无源共振芯片原理是指通过无源电路中的元器件的相互作用，使得电路在特定频率下产生共振现象。
本文将从无源电路的基本概念、共振现象的原理和无源共振芯片的应用等方面进行详细介绍。
1. 无源电路的基本概念无源电路是指不含有能量源的电路，仅由电阻、电容、电感等被动元件组成。
在无源电路中，电流和电压的变化是由元件的特性决定的，而无源元件本身不具备放大和产生能量的能力。
2. 共振现象的原理在无源电路中，当电容和电感元件的特性使得某一频率下电路的阻抗达到最小值，电流和电压的幅值达到最大值时，就出现了共振现象。
共振频率由电容和电感元件的参数决定，当电容和电感元件的参数合适时，电路就会产生共振现象。
3. 无源共振芯片的应用无源共振芯片通过在集成电路中集成了电容、电感等元件，实现了共振频率的调节和稳定。
它在无线通信、无线充电、传感器等领域有着广泛的应用。
3.1 无源共振芯片在无线通信中的应用无源共振芯片在无线通信领域中起到了重要的作用。
它可以作为射频滤波器，用于滤除无关频段的信号，保证通信质量。
同时，无源共振芯片还可以作为天线的阻抗匹配网络，提高天线的工作效果。
3.2 无源共振芯片在无线充电中的应用无源共振芯片在无线充电领域也有着广泛的应用。
它可以作为无线充电器的发射端和接收端的匹配网络，实现能量的高效传输。
无源共振芯片的引入可以提高无线充电的效率和稳定性。
3.3 无源共振芯片在传感器中的应用无源共振芯片在传感器领域中也得到了广泛的应用。
通过选择合适的电容和电感元件，可以实现传感器在特定频率下的最佳工作状态。
无源共振芯片的引入可以提高传感器的灵敏度和稳定性。
4. 无源共振芯片的优势和发展趋势无源共振芯片相比于传统的无源电路具有体积小、功耗低、性能稳定等优势。
随着集成电路技术的不断发展，无源共振芯片的集成度将进一步提高，性能将更加稳定可靠。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
(d)
(e)
常用的薄层电阻图形
2018/10/24 5
薄层电阻端头和拐角修正
0.8 0.9 5μm 10μm 0.5 0.6
0.9 20μm 15μm
0.6
0.3 0.4
0.1 ~0
30μm
0.4
50μm
~0
不同电阻条宽和端头形状的端头修正因子
2018/10/24 6
基区扩散的横截面
Ws Weff W
2018/10/24
27
分布元件
随着工作频率的增加，使得一些诸如互连线的 IC元件的尺寸可以与传输信号的波长相比。 这时，集总元件模型就不能有效地描述那些大 尺寸元件的性能，应该定义为分布元件。
2018/10/24
28
集成电路的传输主要包括微带 （Micro-strip）型和共面波导（CPW: CoPlane Wave Guide）型的传输线。 集成电路中的传输线主要有两个功能：传输信 号和构成电路元件。
2018/10/24
2
3.1.1基区扩散电阻
L W
R+
R-
Vcc
L R RS W
2018/10/24 3
薄层电阻图形尺寸的计算
L
电流方向
W
h
方块电阻的几何图形
L L R ＝R□· W hW
2018/10/24 4
薄层电阻的几何图形设计
金属 扩散区 (a) (b)
≈ ≈ ≈ ≈ ≈ ≈
(c)
2018/10/24
25
深亚微米阶段的互连线技术
CMOS工艺发展到深亚微米阶段后，互连 线的延迟已经超过逻辑门的延迟，成为时 序分析的重要组成部分。 这时应采用链状RC网络、RLC网络或进 一步采用传输线来模拟互连线。
2018/10/24
26
§ 6.7 传输线
集总元件
由于尺寸的小型化，几乎所有集成电路的有源元件 都可认为是集总元件。前面讨论的无源元件也可作 为集总元件来处理。
图3.4基区扩散电阻的横截面
2018/10/24 7
3.1.2发射区扩散电阻
L W
R
R
XjE
2018/10/24
8
发射区扩散电阻作磷桥
C
A
B
D A D B
2018/10/24
9
基区沟道电阻结构示意图
L W
R+
R-
Vcc
L R RS W
2018/10/24 10
硼离子注入电阻结构示意图
L
W P型扩散区 R+ RVcc
硅氧化物扩散 N阱（或P阱）
2 1k
4 2k
10 5k
单位:Ω/口
2018/10/24 13
3.2集成电容器
在集成电路中，有多种电容结构：
金属-绝缘体-金属(MIM)结构 多晶硅/金属-绝缘体-多晶硅结构 金属叉指结构
PN结电容
MOS电容
2018/10/24
14
平板电容
制作在砷化镓半绝缘衬底上的MIM电容结构：
2018/10/24
11
多晶硅电阻
W
Ld
L
Leff
2018/10/24 12
0.5-1.0m MOS工艺中作为导电层的典型的薄层电阻阻值
材料 互连金属 顶层金属 多晶硅 硅-金属氧化物 扩散层 最小值 0.05 0.03 15 2 10 典型值 0.07 0.04 20 3 25 最大值 0.1 0.05 30 6 100
MOS电容
(a)物理结构 (b)电容与Vgs的函数关系
2018/10/24
21
MOS结构电容
Cox Cox
Í Æ µ µ
CSi × C ox ß Æ ¸ µ CSi C ox
0
VT
Vgs
MOS动态栅极电容与栅极电压的函数关系
2018/10/24 22
电
感
集总电感可以有下列两种形式：
单匝线圈
多匝螺旋型线圈
★衰减相对高一些。 ★由于厚的介质层，导热能力差，不利于大功率放
大器的实现。
2018/10/24
33
2018/10/24
17
PN结电容
突变PN结电容计算公式：
Cj C j0 1 VD
0
任何pn结都有漏电流和从结面到金属连线的体电
阻，结电容的品质因数通常比较低。
结电容的参数可采用 二极管和晶体管结电容同样的 方法进行计算。
2018/10/24
18
PN结电容
电容值依赖于结面积，例如二极管和晶体管 的尺寸。 PN结电容的SPICE模型就直接运用相关二极 管或三极管器件的模型。
2018/10/24
19
MOS结构电容
平板电容和PN结电容都不相同，MOS核心部分，即
金属-氧化物-半导体层结构的电容具有独特的性质。 它的电容-电压特性取决于半导体表面的状态。 随着栅极电压的变化，表面可处于： 积累区
耗尽区
反型区
2018/10/24
20
MOS结构电容
a a + + + + + + + + + 1.0 Co 沟道 Cdep 沟道 耗尽层 p型衬底 Vss Vss （a） （ b） Vgs d tox Cgb Co 0.2 积累区 耗尽区 反型区
2018/10/24
31
共面波导
相对于微带线，CPW的优点是：
工艺简单，费用低，因为所有接地线均在上表 面而不需接触孔。 在相邻的CPW之间有更好的屏蔽，因此有更 高的集成度和更小的芯片尺寸。
比金属孔有更低的接地电感。
低的阻抗和速度色散。
2018/10/24
32
共面波导
CPW的缺点是：
2018/10/24
29
微 带 线
微带线(Micro-strip) 在一片介质薄板两面形成的两条平行带状导线。
典型微带线的剖面图 微带线设计需要的电参数主要是： 阻抗、衰减、无载Q、波长、迟延常数。
2018/10/24 30
共面波导
共面波导由中间金属带和作为地平面的两边的金属带构成。
常规共面波导
C
r o lw
d
考虑温度系数时，电容的计算式为：
C Cox A 1 TC1t emp t nom TC 2t emp t nom
2018/10/24
2
15
平板电容
电容模型等效电路：
固有的自频率：
f0
1 2 LC
16
2018/10/24
金属叉指结构电容
第3章 集成电路中的无源元件
元器件可以分为两大类： 无源器件:
电阻 电容 电感 互连线 传输线
有源器件:
各类晶体管
2018/10/24
§ 3.1 集成电阻器 § 3.2 集成电容器 § 3.3 电感
1
§ 3.1
集成电阻器
基区扩散电阻 低阻类电阻 发射区扩散电阻 高阻类电阻 基区沟道电阻 高精度电阻 离子注入电阻
多匝直角型线圈
2018/10/24
23
§ 3.3 互连线
互连线是各种分立和集成电路的基本元件。 有不少人对这一概念不甚明确。 互连线的版图设计是集成电路设计中的基本 任务，在专门门阵列设计电路中甚至是唯一 的任务。
2018/10/24
24
互连 线设计中应注意的事项
为减少信号或电源引起的损耗及减少芯片面积，连线 尽量短。 为提高集成度，在传输电流非常微弱时(如MOS栅极)， 大多数互连线应以制造工艺提供的最小宽度来布线。 在连接线传输大电流时，应估计其电流容量并保留足够 裕量。 制造工艺提供的多层金属能有效地提高集成度。 在微波和毫米波范围，应注意互连线的趋肤效应和寄 生参数。 某些情况下，可有目的地利用互连线的寄生效应。 为了保证模型的精确性和信号的完整性，需要对互连 线的版图结构加以约束和进行规整。