FPGA设计与应用 分频器设计实验
FPGA实验设计报告—广东技术师范学院
实验报告课程名称：FPGA设计及应用实验项目：FPGA设计实验时间：2014.12.8-2014.12.31实验班级：12应用师3班总份数：共 5 份指导教师：李豪彦电子与信息学院工业中心504 实验室二〇〇四年十二月十七日广东技术师范学院实验报告学院： 电信学院 专业： 应用电子技术教育 班级： 12应用师3班 成绩： 姓名： 张文斌 学号： 2012045344209 组别：组员：实验地点： 工业中心实验日期：指导教师签名：实验 （一） 项目名称： D 分 频 器设计一、实验目的1．学习分频器的设计，进一步了解、熟悉和掌握FPGA 开发软件Quartus II 的使用方法2．学习Verilog HDL 和VHDL 的编程方法二、实验内容编写一个分频器的Verilog 代码和VHDL 代码并仿真。
三、实验原理在数字电路中， 时钟信号的分频是很常见的电路。
分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。
涟波计数器是计数器的一种，它属于异步设计。
因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。
本实验要设一个带选择的分频时钟D[7:0]用于选择是几分频。
D 分频器设原理框图如图1所示：图1.D 分频器原理框图预习情况操作情况 考勤情况 数据处理情况四、实验步骤1．新建工程，取名为DVF，如下图2所示。
图2 新建工程DVF2．新建VHDL设计文件，选择“File|New ”，在New 对话框中选择Device Design Files下的VHDL File，单击OK，完成新建设计文件。
3．在新建设计文件中输入VHDL程序。
4.生成“Symbol ”文件，新建“Block Diagram/Schematic File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图 3 所示。
图3 DVF 顶层模块图5．保存文件，使用qsf或者tcl 进行管脚分配。
基于FPGA的奇偶分频器的设计与实现
内蒙古科技大学本科生毕业设计说明书（毕业论文）题目：基于FPGA的奇偶分频器的设计与实现学生姓名：学号：专业：电子信息工程班级：电信10-1班指导教师：基于FPGA的奇偶分频器的设计与实现摘要分频器作为一种最基本的数字电路，广泛的应用在各种复杂的逻辑电路设计中，对于FPGA芯片来说，虽然能用自带的锁相环来产生一部分我们所需的频率，但是，用VHDL语言实现分频能从同一时钟较为方便、快捷的生成多个所需要的频率，同时能够实现信号的同步，因此，分频器的应用非常广泛。
本设计应用软件为开发平台，运用VHDL语言编程实现整数的奇偶分频的设计，在本设计中实现了0、2、4、6、8、10、12、14偶数的整数分频器设计和1、3、5、7、9、11、13、15奇数的整数分频器设计。
通过仿真结果，验证了设计的正确性。
关键词：FPGA；分频器；VHDL语言；Quartus ⅡDesign and implementation of FPGA-based parity dividerAbstractDivider as a basic digital circuits, widely used in a variety of complex logic circuit design, the FPGA chip, although able to own a part of our phase-locked loop to produce the desired frequency, but using VHDL language divide from the same clock frequency is more convenient and efficient to generate multiple needs, while able to achieve synchronization signal, and therefore, the divider is widely used.The design of application software development platform, the use of VHDL language programming odd integer divider design, the design is implemented in an even integer divider 0,2,4,6,8,10,12,14 design and 1,3,5,7,9,11,13,15 odd integer divider design. The simulation results verify the correctness of the design.Key words: FPGA; divider; VHDL language；Quartus Ⅱ目录摘要 (I)Abstract...................................................................................................................... I I 第一章绪论. (1)1.1 课题来源 (1)1.2 选题的意义和目的 (2)1.3 课题研究现状 (3)1.4 本文组织结构 (4)第二章EDA技术 (6)2.1 FPGA技术 (6)2.2 Quartus Ⅱ软件简介 (7)2.3 VHDL语言 (8)2.3.1 VHDL简介 (8)2.3.2 VHDL特点 (9)2.3.3 VHDL组成 (10)第三章奇偶分频器设计与仿真 (12)3.1 偶数分频 (12)3.1.1 原理分析 (12)3.1.2 设计与仿真 (12)3.2 奇数分频 (17)3.2.1 原理分析 (17)3.2.2 设计与仿真 (18)第四章系统设计 (23)4.1 设计的任务 (23)4.2 系统设计 (23)4.3 其余模块设计 (27)4.3.1 encoder_12模块 (27)4.3.2 mux21模块 (29)4.3.3 数码管显示驱动模块 (30)第五章下载与测试 (35)5.1 BTYG-EDA实验概述 (35)5.2 BTYG-EDA实验开发系统特点 (35)5.3 引脚分配 (35)5.4 验证 (36)第六章结论与展望 (37)6.1 结论 (37)6.2 展望 (37)参考文献 (39)致谢 (40)第一章绪论1.1课题来源分频器作为数字系统设计中一类重要的电子电路，在数字电路的迅速发展历程中，通常要运用分频器来实现设计中希望获取的时钟频率。
基于FPGA分频器的研究与设计
基于FPGA分频器的设计摘要：分频器是数字系统设计中的基本电路，在复杂数字逻辑电路设计中，根据不同设计的需要，会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，也有要求非等占空比。
在同一个设计中有时要求多种形式的分频，通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频，实现较为简单，但是对半整数分频实现较为困难。
设计师希望有一种比较方便实用的设计方法，根据情况的需要，在实验室就能设计分频器并且可以马上检测使用，只需要更改频率系数而不修改其他器件或是电路板。
因此，本文利用verilog硬件描述语言，通过开发平台，使用FPGA，设计了一种能满足上述情况的通用分频器。
只要在分频器的输入端输入相应的分频系数，就可以得到所需的频率。
关键词：分频器；偶数；奇数；半整数；分频系数；FPGASeparate frequency inverter based on FPGA designAbstract：Points are the frequency of an digital system design, the basic circuit in complex digital logic circuit design, according to different design needs, will meet even points frequency, an odd number of points frequency, half integer points frequency etc, sometimes require 390v, such as the request 390v. In the same design sometimes require multiple forms of points frequency, usually by a counter or counter cascade constitute various forms of the frequency and the odd points even points, to achieve comparatively simple frequency, but half-and-half integer points frequency division frequency realize more difficult. Designers hope to have a more convenient and practical design methods, according to the needs of the laboratory condition, can design points frequency device and can immediately detection using, only need to change frequency coefficients and not modify other device or circuit board. Therefore, this paper use verilog hardware description language, through the development platform, use the FPGA, design a kind of can meet the above situation of practical points frequency device. As long as the frequency of an in points corresponding points input input frequency coefficients, can get frequency required.Keywords: Points, frequency, manometers, Even, Odd, Half an integer, Points frequency coefficients, FPGA目录第一章绪论 (1)1.1 FPGA简介 (1)1.2 选题的意义和目的 (2)1.3 国内外应用现状及研究现状 (3)1.3.1 应用现状 (3)1.3.2 研究现状 (4)1.4 本文组织结构 (5)第二章几类分频器的设计及其分频原理 (7)2.1 偶数倍分频 (7)2.1.1 分频原理 (7)2.1.2 软件简介 (7)2.1.3 软件仿真 (7)2.2 奇数倍分频 (9)2.2.1 分频原理 (9)2.2.2 软件仿真 (10)2.3 半整数分频 (12)2.4 小数分频器 (13)2.4.1 积分分频器 (13)2.4.2 累加器分频 (14)2.4.3 小数分频器的应用 (15)2.5 本章小结 (17)第三章通用分频器的设计 (18)3.1 设计方案 (18)3.1.1 设计方案一 (18)3.1.2 设计方案二 (18)3.2 系统设计 (19)3.2.1 电路工作流程图及部分程序 (20)3.2.2时钟输出流程图及部分程序 (23)3.3 通用分频器的应用 (25)3.3.1 等占空比的奇数分频器 (25)3.3.2 任意占空比的奇、偶数分频 (25)3.3.3 等占空比的偶数分频器 (26)3.3.4 半整数分频器 (26)3.4 本章小结 (26)结论 (27)致谢 (28)参考文献 (29)第一章绪论1.1 FPGA简介FPGA是现场可编程门阵列的简称，是可编程逻辑器件(PLD)问世以来的第四代产品，适合于时序、组合等逻辑电路的应用。
基于CPLD-FPGA的多功能分频器的设计与实现
基于CPLD/FPGA的多功能分频器的设计与实现
引言
分频器在CPLD/FPGA 设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源,但是对于要求奇数倍分频（如3、5 等）、小数倍（如2.5、3.5 等）分频、占空比50%的应用场合却往往不能满足要求。
硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投
入使用,更改频率时无需改动原器件或电路板,只需重新编程,在数分钟内即可完成。
为此本文基于CPLD/FPGA 用原理图和VHDL 语言混合设计实现了一多功能通用分频器。
分频原理
偶数倍（2N）分频
使用一模N 计数器模块即可实现,即每当模N 计数器上升沿从0 开始计数至N 时,输出时钟进行翻转,同时给计数器一复位信号使之从0 开始重新计数,以此循环即可。
偶数倍分频原理示意图见图1。
奇数倍（2N+1）分频
（1）占空比为X/(2N+1)或（2N＋1-X）/（2N+1）分频,用模（2N＋1）计数器模块可以实现。
取0 至2N 之间一数值X(0 X2N),当计数器时钟上升沿从0 开始计数到X 值时输出时钟翻转一次,在计数器继续计数达到2N＋1 时,输出时钟再次翻转并对计数器置一复位信号,使之从0 开始重新计数,即可实现。
（2）占空比为50％的分频,设计思想如下：基于（1）中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转;若在同一个输入时钟周期内,此计数器
的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转,输出的时钟与。
基于FPGA的分频器设计研究
FPGA结课论文学院：专业：班级：姓名：目录1、引言 (3)2、2N分频器的设计 (3)3、任意整数N分频器的设计 (4)4、半整数分频器设计 (5)5、由分频方法直接获得秒脉冲的设计方法 (6)6、总结 (7)基于FPGA的分频器设计)1 引言分频器是数字系统中常用来对某个给定时钟的频率进行再分频，以得到所需之各种信号频率的常用基本电路之一。
广泛应用于工业控制中的变频需要，电声技术的转化等。
基于FPGA 实现的分频电路一般有两种方法：一是使用FPGA 芯片内部提供的锁相环电路，如 ALTERA 提供的 PLL（Phase Locked Loop），Xilinx 提供的 DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL 等。
使用锁相环电路有许多优点，如可以实现倍频、相位偏移、占空比可调等。
但 FPGA 提供的锁相环个数极为有限，不能灵活满足使用要求。
而用硬件描述语言实现的分频电路消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、灵活可编程等优点。
2 2N分频器的设计分频系数为2N的分频器的实现最简单，可采用二进制加或减法计数器的设计来实现。
计数器可直接从Altera公司提供的宏功能模块LPM中调用，也可文本输入或原理图输入方式构成。
以一个4bit的二进制加法计数器为例进行分析说明。
以原理图输入方式设计四位二进制加法计数器如图1所示，经编译、时序模拟后得到仿真波形如图2所示：图1 四位二进制加法计数器图2 四位二进制加法计数器仿真波形从仿真波形可以看出分别由Q0、Q1、Q2、Q3得到的脉冲波形频率正是时钟信号CP的1/2、1/4、1/8和1/16。
亦即分频系数是2、4、8和16。
假设FPGA的CP所接石英晶体是20MHz，则不同引脚所得到的频率分别为10 MHz、5 MHz、2.5 MHz和1.25 MHz。
由上讨论推广可知，N位二进制计数器输出端的每一位输出信号其占空比为50%，从低到高排列分频系数正好为21、22、23、24……。
基于FPGA的小数分频器的设计与实现
基于FPGA的小数分频器的设计与实现【摘要】本文首先分析了现有小数分频器的优缺点，在此基础上提出了一种改进型小数分频器的设计方法。
同时结合VHDL文本输入和原理图输入方式，在FPGA开发平台上进行了电路设计，最后利用EDA设计软件QuartusII对其可行性进行了仿真验证。
仿真结果表明：通过对参数的设置，该方案可实现等占空比的任意小数分频。
【关键词】FPGA;仿真;VHDL引言分频器是控制类电路中常用的模块之一。
在实际应用中，设计人员常常需要将一个基准频率通过加、减、乘、除简单的四则运算进行频率合成，以满足不同的电路需求。
常见的偶数分频、奇数分频等成整数关系的频率合成实现相对比较容易。
但在某些的情况下，这种成整数关系的分频技术无法解决频率调整间隔过大的缺点，在此情况下本文提出了一种基于FPGA的小数分频的设计方法。
一般情况下，小数分频器包括半整数分频器和非半整数分频器。
对于半整数分频器我们在《基于FPGA 的通用数控分频器的设计与实现》[1]中有过详细介绍。
本文主要介绍非半整数分频器的设计和实现，并在FPGA开发平台上，结合VHDL文本输入和原理图输入方式进行了电路设计，同时利用EDA开发软件QuartusII对其可行性进行仿真验证。
仿真结果表明：该方法实现的小数分频，具有精度高、转化速度快、资源消耗低，可编程等优点，同时克服了小数分频中等占空比不易实现的问题。
1.几种常见小数分频器假设分频系数为K，输入频率为fin，输出频率为fout，则有：（1）其中：K>1当分频系数为小数时，则K可以表示为：（2）或：（3）其中，M、N、N1、N2均为正整数，且。
1.1 用BCD比例乘法器4527实现对于公式（2），可以利用十进制BCD比例乘法器的加法级联来实现[4]。
如图1所示，为两个4527 BCD比例乘法器的级联。
CLOCK端输入基准频率信号fin。
A、B、C、D四个端口是置数端，用以控制比例乘法器输出脉冲序列的个数。
FPGA实验报告7__1HZ分频器
Lab 7 1HZ分频器设计集成1101班1.实验目的熟悉用Quartus编译Verilog语言的方法。
掌握用Verilog HDL 语言描述分频器的方法。
学会FPGA I/O引脚分配和实现过程。
2.实验内容a)使用Verilog语言实现分频器。
b)得到仿真波形。
c)使用DE0开发板下载。
3.代码分析输入50MHZ时钟信号CP和控制信号CR,输出Q，Q有两种状态：0和1。
用reg型变量CT实现计数，当CT=25M时，Q翻转，实现把50MHZ 信号转变成1HZ的功能。
module fenpin (CP,CR,Q);input CP,CR;output Q;reg [31:0] CT;reg Q;always @(posedge CP or negedge CR)beginif (~CR) CT<=32'd0;else if (CT>=32'd2*******)beginCT<=32'd0;Q=~Q;endelse CT<=CT+1'd1;endendmodule4.实验步骤（1）打开Quartus9.1软件，选择“File=>New Project Wizard”，在弹出的窗口中输入项目的名称和存储位置。
（2）单击两次Next后，选择实验板的具体型号。
（3）在“File=>New”的窗口中选择建立Verilog文件。
（4）单击OK后，在Quartus窗口的右方看到该文件，写入代码后选择“File=>Save”，将文件保存在与项目文件同样的位置即可。
然后可以看到如下状态：（5）选择“Processing=》Start Compilation”开始编译，编译通过后可以查看生成的Report。
（6）选择“file->new->vector waveeform file”生成波形图，设置波形。
（7）选择“processing-》generate functional simulation netlist”,再选择“processing=》Start simulation”，生成波形。
实验5指导书 基于FPGA的分频器的设计
实验5 基于FPGA的分频器设计预习内容阅读《电工电子实验教程》第6.6节中触发器及时序逻辑电路的内容。
预先学习Quartus II软件的使用方法。
预习实验的内容，自拟实验步骤和数据表格，选择使用器件，完成电路设计，画出原理电路，手写预习报告。
一、实验目的1．了解EDA软件在电子设计当中的重要作用。
2．熟悉并掌握Quartus II开发软件的基本使用方法。
3．运用图解法设计分频器电路，并进行电路仿真。
二、知识要点FPGA（Field－Programmable Gate Array）是一种可编程器件，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA主要生产厂商有：Altera、Xilinx、Actel、Lattice。
FPGA的开发软件包括Altera公司的Quartus II、Xilinx 公司的ISE、Lattice 公司的isplever Base。
Quartus II是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。
Quartus II可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件，为其它EDA工具提供了方便的接口；可以在Quartus II集成环境中自动运行其它EDA工具。
利用Quartus II软件的开发流程可概括为以下几步：设计输入、设计编译、设计定时分析、设计仿真和器件编程。
用户通过开发软件提供的设计工具实现自己的电路设计以及相应的配置，当用户通过仿真验证结论后，便可把设计下载至FPGA中，实现设定功能。
三、实验内容设计一个分频电路（使用74LS161和必要的门电路）。
要求得到8分频（输出频率为输入频率的八分之一）信号和32分频信号。
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H a r b i n I n s t i t u t e o f T e c h n o l o g y实验报告课程名称： FPGA设计与应用实验题目：分频器设计实验院系：电子与信息工程学院班级： 1005104 姓名：原亚欣学号： 1100500235 实验时间： 2013年11月哈尔滨工业大学分频器设计实验一、实验目的1、了解Quartus II软件的功能；2、掌握Quartus II的HDL输入方法；3、掌握Quartus II编译、综合、适配和时序仿真；4、掌握Quartus II管脚分配、数据流下载方法；5、了解设计的资源消耗情况；6、掌握分频器和计数器的实现原理；7、掌握数码管的静态和动态显示原理二、实验准备2.1 EP2C8的系统资源逻辑单元8,256M4K RAM 块(4k比特+512校验比特) 36总的RAM比特数165,888嵌入式乘法器18锁相环PLLs 22.2 工程所用到的FPGA引脚及功能说明node name direction location i/o bank VREF groupclk clkout seg7[0] seg7[1] seg7[2] seg7[3] seg7[4] InputOutputOutputOutputOutputOutputOutputPIN_23PIN_107PIN_115PIN_118PIN_128PIN_112PIN_1101333333B1_N0B3_N1B3_N1B3_N1B3_N1B3_N1B3_N1seg7[5]seg7[6]seg7_select[0] seg7_select[1] seg7_select[2] seg7_select[3] OutputOutputOutputOutputOutputOutputPIN_116PIN_133PIN_134PIN_127PIN_117PIN_114333333B3_N1B3_N0B3_N0B3_N1B3_N1B3_N1工程所用到的FPGA引脚及功能说明PIN_23 是时钟引脚。
PIN_114 PIN_117 PIN_127 PIN_134是数码管的位选引脚。
PIN_133 PIN_116 PIN_110 PIN_112 PIN_128 PIN_118 PIN_115是数码管的段选信号引脚。
2.3 数码管的动态显示原理动态显示是将所有数码管的8个显示笔划"a,b,c,d,e,f,g,dp"的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O线控制，当输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于fpga对位选通COM端电路的控制，所以我们只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。
通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动态驱动。
在轮流显示过程中，每位数码管的点亮时间为1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。
三、源代码及测试结果3.1 分频器4连体数码管显示源代码及分析Library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;Entity yyx_shiyan1 isport ( yyx_clk : in std_logic;yyx_clkout : out std_logic;yyx_s7: out std_logic_vector( 6 downto 0 ); --7断码输出yyx_s3: out std_logic_vector( 3 downto 0)); --4个数码管选通end;architecture one of yyx_shiyan1 issignal yyx_L1,yyx_L2,yyx_L3,yyx_L4,yyx_L:integer; --L1,L2是前两个数码管表示分钟的高两位L3，L4是分钟的低两位signal yyx_a:std_logic_vector(26 downto 0); --用作计数signal yyx_q1:std_logic; --LED灯信号signal yyx_b:std_logic_vector(12 downto 0); --用作计数signal yyx_q2:std_logic; --数码管扫描信号signal yyx_clkout1:std_logic; --数码管扫描信号的输出signal yyx_c:std_logic_vector(1 downto 0):="00"; --用于数码管选通--将时钟信号83333333分频得到频率为0.6Hz的输出信号要求占空比为75%beginprocess(yyx_clk)beginif yyx_clk'event and yyx_clk='1' thenif yyx_a<62500000 thenyyx_a<=yyx_a+1;yyx_q1<='1';elsif yyx_a<83333333 thenyyx_a<=yyx_a+1;yyx_q1<='0';elseyyx_a <= (others=>'0');end if;end if;yyx_clkout<=yyx_q1;end process;--将时钟信号分频得到周期为1ms的信号作为数码管扫描信号process(yyx_clk)beginif yyx_clk'event and yyx_clk='1' thenif yyx_b<250000 thenyyx_b<=yyx_b+1;yyx_q2<=yyx_q2;elseyyx_b <= (others=>'0');yyx_q2<=not yyx_q2;end if;end if;yyx_clkout1<=yyx_q2;end process;--进行计数，第一、三位模10计数，第二、四位模6计数process(yyx_q1)variable min_10:integer:=0;variable min:integer:=0;variable sec_10:integer:=0;variable sec:integer:=0;beginif yyx_q1'event and yyx_q1='1' thenif sec =9 thensec:=0;if sec_10=5 thensec_10:=0;if min=9 thenmin:=0;if min_10=5 thenmin_10:=0;elsemin_10:=min_10+1;end if;elsemin:=min+1;end if;elsesec_10:=sec_10+1;end if;elsesec:=sec+1;end if;end if;yyx_L1 <= min_10;yyx_L2 <= min;yyx_L3 <= sec_10;yyx_L4 <= sec;end process;--用1ms时钟进行模4 计数，用于数码管选通。
计00选通第一位，01选通第二位，10选通第三位，11选通第四位。
分别把改为的数值送给led进行七段码译码。
process(yyx_q2)beginif yyx_q2'event and yyx_q2 = '1' thenif yyx_c ="11"thenyyx_c<="00";elseyyx_c <= yyx_c +1;end if;end if;case yyx_c iswhen "00" => yyx_s3 <="0001";yyx_L <= yyx_L4;when "01" => yyx_s3 <="0010";yyx_L <= yyx_L3;when "10" => yyx_s3 <="0100";yyx_L <= yyx_L2;when "11" => yyx_s3 <="1000";yyx_L <= yyx_L1;when others => null;end case;end process;--七段码译码process(yyx_L)begincase yyx_L iswhen 0 => yyx_s7 <= "0111111";when 1 => yyx_s7 <= "0000110";when 2 => yyx_s7 <= "1011011";when 3 => yyx_s7 <= "1001111";when 4 => yyx_s7 <= "1100110";when 5 => yyx_s7 <= "1101101";when 6 => yyx_s7 <= "1111101";when 7 => yyx_s7 <= "0000111";when 8 => yyx_s7 <= "1111111";when 9 => yyx_s7 <= "1101111";when others => null;end case;end process;end one;3.2 分频器4连体数码管显示SignalTap II波形图四、论述Quartus II开发流程1、创建工程(1) 新建文件夹；(2) 输入源程序；(3) 保存文件；(4) 创建工程并添加源程序；(5) 选择目标芯片；(6) 设置EDA工具；(7) 结束设置。
2、编译工程通过New Project Wizard建立了目标系统的工程之后，可以对所建工程进行全程编译。