4位二进制加法器解析
四位二进制加法器的设计[1]
![四位二进制加法器的设计[1]](https://img.taocdn.com/s3/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
4bitalu加法器工作原理
4bitalu加法器工作原理
4位二进制加法器（4-bit binary adder）是一种电子电路，用于将两个4位二进制数相加。
最常见的4位二进制加法器是基于全加器（Full Adder）的设计。
以下是4位二进制加法器的工作原理：
输入：
4位二进制加法器有两个4位的输入，通常表示为A和B。
每一位都可以是0或1。
全加器：
4位二进制加法器由4个全加器组成，每个全加器都用于处理对应位的加法。
全加器的结构：
每个全加器包括三个输入：A的对应位（Ai）、B的对应位（Bi）和前一位的进位（Ci-1）。
输出包括两个部分：当前位的和（Si）和传递到下一位的进位（Ci）。
第一位的处理：
第一位的全加器只有两个输入，即A0和B0，因为没有前一位的进位。
输出为第一位的和（S0）和传递到第二位的进位（C1）。
中间位的处理：
对于中间的三位，每个全加器都有三个输入（Ai、Bi、Ci-1）和两个输出（Si、Ci）。
输出的和（Si）作为当前位的二进制和。
输出的进位（Ci）传递到下一位的进位输入（Ci-1）。
最后一位的处理：
最后一位的全加器输出的和（S3）和进位（C4）即为4位二进制数相加的结果。
进位检测：
如果最后一位的全加器输出的进位（C4）为1，则表示溢出。
输出：
4位二进制加法器的输出为一个4位的二进制数，其中每一位都是相应位的和。
总体而言，4位二进制加法器通过级联多个全加器，逐位相加并处理进位，实现对两个4位二进制数的加法运算。
这种结构也可以扩
展到更多位数的二进制加法器。
4位二进制加法器解析
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
4位二进制并行加法器的设计
实验一4位二进制并行加法器的设计1.实验目的：（1）学习使用Quartus II软件的基本用法（2）了解和掌握VHDL语言的语法规则和编程方法及基本流程（3）了解VHDL语言的基本结构2.实验内容用VHDL语言设计一4位二进制并行加法器。
参考设计思路：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。
并行进位加法器通常比串行级联加法器占用更多的资源。
随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。
因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。
实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。
3.实验要求（1）编写VHDL程序（2）记录系统仿真，画出时序图（3）记录实验过程中遇到的问题及解决办法4.程序设计5.生成RTL电路图6.仿真波形7.实验心得本周的实验是我学习该门课程进行的第一次实验，在实验过程中遇到了很多问题，比如：对Quartus II软件不熟悉，而且全是英文状态，不会使用软件的功能；编写程序时，多次报错，各种各样报错；编写程序完成后，成功编译了，但不会对仿真赋值等。
最后，我通过反复观看老师发的实验操作案例，并通过百度搜索相关的操作流程，翻阅教科书查找相关的解决方案。
第一次实验难免会遇到困难，最后经过我的不懈努力，终于把问题解决了，实验也很成功。
四位二进制加法器课程分析研究报告[1]
![四位二进制加法器课程分析研究报告[1]](https://img.taocdn.com/s3/m/b8af154a2cc58bd63086bd50.png)
四位二进制加法器课程分析研究报告[1]————————————————————————————————作者：————————————————————————————————日期：课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。
本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。
信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。
总体论证方案与选择设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。
本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。
加法器选择全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。
1)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
4位二进制数加法器实验
《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院系：电子信息与通信学院专业班级：电信1401班姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。
然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。
三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。
图1为全加器的方框图。
图2全加器原理图。
被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。
能实现全加运算功能的电路称为全加电路。
全加器的逻辑功能真值表如表1中所列。
表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。
2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。
3.对设计项目进行时序仿真，记录仿真波形图。
4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。
即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。
5.重新编译电路，并下载到FPGA器件中。
改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。
四位二进制全加全减器
数字逻辑设计及应用课程设计报告组合逻辑设计题目：使用74LS83构成4位二进制全加\全减器。
具体要求:1）列出真值表；2）画出逻辑图；3）用Verilog HDL 进行仿真；1.设计思路及原理分析全加器是除本位数字相加外，还考虑进位输入和进位输出的加法器，全减器同理，考虑借位输入和借位输出。
本次主要应用74LS83来实现设计要求，74LS83是四位二进制先行进位加法器，可以直接接入输入获得全加器，所以设计重点在于四位全减器的设计。
对于串行进位加法器，可略加改进获得相应的减法器，基本原理如下式：2'2'2'2'[]s s s s X Y X Y -=+-'2'2[]2n s s Y Y -=-这里利用了补码的基本性质，具体实现时可以将减数逐位取反，然后最低位加1。
又因为全加器时in C 为为进位输入，全减器时应变为借位输入，所以要减去in C ，且全加器的输出端out C 为进位输出，而全减法器应该输出借位输出，而进位输出与借位输出恰好是反向的关系，所以将0S 取反后即得到全减器的借位输出out B ，据此，可以在全加器的基础上设计全减器。
其中表中输出部分上行为全加输出，下行为全减输出。
2 逻辑电路图3 电路实现和仿真3.1 verilog HDL设计代码如下：module add(s,out,a,b,in,EN);output[0:3] s;output out;input[0:3] a,b;input in;input EN;reg out;reg[0:3] s,c;always@(*)if (EN==0)begin{out,s}=a+b+in;endelsebeginc=10000-b;{out,s}=a+c-in;out=~out;endendmodule3.2 仿真波形图4 结果分析由波形图可知，仿真结果与真值表完全吻合，说明本次设计的可行性和正确性，至此，我们完成了基于74LS83构成4位二进制全加\全减器的分析、设计、仿真，而且达到了预期的设计要求。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
在显示译码器的选择上有七段译码器和八段译码器。
此处选用七段译码器，可供选择的译码器有74LS247,74LS47,74LS248,74LS48四种种选法，74LS247,74LS47的引脚排列分别与74LS248,74LS48的引脚排列一模一样，两组的功能也差不多。
但74LS247，74LS47控制共阳极数码管，74LS248，74LS48控制共阴极数码管。
最终选取74LS247译码器。
3.数码管的选取数码管的显示方式一般有三种：字型重叠式，分段式和点阵式。
目前以分段式应用最为普遍，分段式数码管可分为七段显示数码管和八段显示数码管，八段显示数码管比七段显示数码管多一个发光二极管单元（多一个小数点显示）；按能显示多少个“8”可分为1位、2位、4位等数码管；按发光二极管单元连接方式分为共阳极显示器（发光二极管的阳极都接在一个公共点上）和共阴极显示器（发光二极管的阳极都接在一个公共点上，使用时公共点接地）。
此处选七段发光二极管（LED）显示器，LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要有译码功能，还要有相当的驱动能力。
上述选取的74LS247译码器，为了与该译码器配用，因此选取BS204数码管。
四.设计方案的原理框图，总体电路图，接线图及说明总体原理图总体接线图加 法 器译 码 器译码器 译码器五.单元电路设计，主要元器件选择与电路参数计算1.逻辑开关本设计中共用到8个逻辑开关，图示四个逻辑开关用来控制加数A3，A2，A1，A0的输入，同理，被加数的输入也如下图所示用到四个逻辑开关。
不再作图说明2.加法器设计74LS283型加法器设有两组数据输入端A3,A2,A1,A0，B3,B2,B1。
将信号求和后，求和信号分别由S4,S3,S2,S1及C1输出。
图中输入端A3,A2,A1,A0和B3,B2,B1,B0分别接一个逻辑开关。
74LS283型加法器是由超前进位电路构成的快速进位的4 位全加器电路，可实现两个四位二进制数的全加。
其集成芯片引脚图如上图所示。
这种加法器通过逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
74LS283型加法器引脚图3.译码器设计（1）本设计所用译码器为五输入，八输出。
它的功能是将通过超前进位二进制并行加法器运算得到的和数及进位数译成两组8421码输出十进制数输入输出C1 S4 S3 S2 S1 Y4 Y3 Y2 Y1 X4 X3 X2 X10 1 2 3 4 5 6 7 8 91011121314 01111111111111111111111111111111111111111111111111111115161718192021222324252627282930 011111111111111111111111111111111111111111111111111111111111111111111111111111111111111111（2）74LS247型七段显示译码器的设计74LS247型七段显示译码器的主要功能是把8421BCD码译成对应于数码管的7个字段信号并驱动数码管，显示出相应的十进制数码。
A3,A2,A1,A0是8421BCD码的4位输入信号，a,b,c,d,e,f,g是七段译码器输出信号，LT，RBI，BI为控制端。
灯测试输入端LT：当LT=0，BI＝1时，无论A3~A0为何种状态，a,b,c,d,e,f,g的状态均为0，数码管七段全亮，显示“8”字形，用以检查七段显示器各字段是否能正常工作。
灭零输入端RBI：当RBI ＝0时，且LT＝1，BI＝0时，若A3～A0的状态均为0，则所有光段均灭，在数字显示中用以熄灭不必要的0。
灭灯输入/灭零输出端BI：当BI＝0时，无论LT，RBI及数码输入A3～A0状态如何，输出a,b,c,d,e,f,g均为1，七段全灭，不显示数字；当BI＝1时，显示译码器正常工作。
74LS247型七段显示译码器引脚图74LS247型七段显示译码器功能表4.数码管设计数码管参数（1）8字高度：8字上沿与下沿的距离。
比外型高度小。
通常用英寸来表示。
范围一般为0.25-20英寸。
（2）长*宽*高：长——数码管正放时，水平方向的长度；宽——数码管正放时，垂直方向上的长度；高——数码管的厚度。
（3）时钟点：四位数码管中，第二位8与第三位8字中间的二个点。
一般用于显示时钟中的秒。
半导体七段显示器分为共阴极接法和共阳极接法两种，此处为了与74LS247译码器配套故选用BS204型共阳极数码管。
即若需某字段亮，则需使该字段为低电平。
发光二级光的正向工作电压一般为1.5V——3V，驱动电流需要几毫安至几十毫安。
在实际应用中，应在每个二极管支路串接限流电阻以防电流过大而损坏二极管。
BS204型共阳极数码管LED数码管共阳极接法（“0”电平驱动）六．收获与体会1、在做大型的课程设计时，要先弄清楚实验的目的和原理，选择合适的器件，先进行器件的分布。
2、通过这次课程设计，加强了我们动手、思考和解决问题的能力。
3.在课程设计过程中，不仅使我学到了相关的专业知识，而且锻炼了自己的团队合作能力和独自思考能力，在和老师的交流过程中，师生互动，加深了师生之间的感情。
4.在本次课程设计中，我了解了课程设计的一般步骤，学会了怎样去根据课题的要求去设计电路。
5.经过课程设计加深了对数字电子技术知识的理解，如加法器，译码器和数码管的基本知识和各种型号的电子器件之间的区别。
七、调试中出现的故障、原因及排除方法故障A、无论怎么改变输入端的值，LED始终不亮。
原因1：通过检查，发现面包板的有些接口是坏的。
排除方法：更换器件用到的面包板的接口位置，直到确保面包板的接口完好为止。
原因2：经过检查发现所用面包板的接口是完好好的，而当单片机插入后，信号无法输入或者输出。
排除方法：调换导线或者跟换同类插孔使用，若情况得不到改善，则将导线直接插到和引脚同一个接口中。
故障B、经过检查确认电路正确后，接通电源，LED不能稳定发光。
原因：导线插入面包板接口中牢固，节点处接触不良。
排除方法：耐心地将导线一个一个插紧，用万用表检查是否存在同一点有断路现象即可。
八．参考文献1电子技术/李春茂主编—北京：科学技术文献出版社2006.092电工学第六版下册电子技术主编秦曾煌高等教育出版社3电子技术试验与课程设计主编蔡忠法浙江大学出版社4电子技术试验与课程设计主编李震梅机械工业出版社5 电子技术试验与课程设计主编赵淑范董鹏中清华大学出版社九．附件元器件清单逻辑开关8个74LS283型加法器1个译码器1个74LS247型七段显示译码器2个BS204型数码管2个510欧电阻14个在此特别感谢李三财老师的悉心辅导和指正。