四位二进制加法器 课程设计报告
四位二进制加法器的设计[1]
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长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
四位二进制全加器设计
四位二进制全加器设计(总3页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除组合逻辑电路课程设计题目：用74ls283构成四位二进制全加/减器一、设计思路74ls283为四位加法器，而如果希望进行减法运算，则需要将其转化为加法，而之前学到，二进制运算，一个数减去另一个数，即等于加上其补码。
于是得到如下公式，A-B=A+(-B)=A+B’+1。
将其全部视为加法运算，即一个数加上一个正数或者一个负数，这个数为加数B。
那么，需要将加数增添一位符号位，以区分正负。
因为74ls283芯片的引脚为低位向正在运算的数的进位，所以可以将其作为加数的符号位。
当其为正数时，输入为0，即计算A+B。
而当加数为负数时候，使其输入为1，并将B取反，再加上进位1，正好与公式相符。
根据以上原理，应用输入作为符号位，进行4位被加（减）数与5位加（减）数的加法运算。
设A3-A0为被加（减）数，B3-B0为加（减）数，M0为符号位。
当M0为0时表示正数，为1时表示负数。
而当B为负数需要取反时，刚好可以利用异或门的特性来进行，即1异或B等于B’，0异或B等于B即将B的各个数位和M0通过异或门相连，即可以做到负数取反。
二、电路图如图，输入输出ABC都用LED来指示二进制的数值，开关S2控制A的数值，S1控制B的数值以及符号位。
BX1指示灯指示的是输入B经过异或门作用后的电平。
三、由于此电路进行的是加法运算，两个加数一共2的9次方中组合，所以真值表又多又显而易见，此处将不给出。
四、举例演示：（1）5+6=11如图拨动开关，A=5，B=6，可见C为11的二进制表示1011。
（2）7-3=4如图，将M0置为1以表示负数。
BX1表示的是3的反码，在74283中进行了加1的运算即变成了补码，输出结果为0100（2）=4（10）（3）1000+1000=10000由于输出只有四位，而1000+1000会产生进位。
组合逻辑课程设计4位二进制全加器全减器原创
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
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位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
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4位二进制加法器课程设计
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
四位二进制加法器 课程设计报告
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
课程设计--四位二进制加减法器
组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。
前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。
关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。
4位二进制加法器
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
4位二进制加法器实验报告
4 位二进制加法器实验报告一、实验名称：4 位二进制加法器设计实验二、实验目的：1.进一步熟悉QuartusII 软件使用方法。
2.进一步掌握的VerilogHDL 语言描述和原理图描述的方法。
3.进一步掌握4 位二进制加法器的设计方法。
三、设计思想：用串行进位方式构成的 4 位二进制加法器如图：4 位串行进位二进制加法器是以一位二进制全加器为基础，如图，将四个一位二进制全加器串接构成一个4 位二进制加法器。
4 位二进制加法器可对两个4 位二进制数进行加法运算，同时产生进位。
当两个二进制数相加时，较高高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。
可以采用原理图的描述方法和VerilogHDL 语言描述方法。
四、实验内容：1.通过VerilogHDL 语言描述4 位二进制加法器的功能。
2.通过原理图方式描述4 位二进制加法器的功能。
3.通过波形仿真验证描述4 位二进制加法器的功能。
五、实验流程：1.采用VerilogHDL 语言描述实现4 位二进制加法器：(1).首先用VerilogHDL 语言编写二进制半加器：module halfadd(s,c,a,b);input a,b;output s,c;xor(s,a,b);and(c,a,b);endmodule按周期输入波形(2).再编写一位二进制全加器：module fulladd (s,co,a,b,cl); inputa,b,cl;output s,co;wire s1,d1,d2;halfadd ha1 (s1,d1,a,b); halfadd ha2 (s,d2,s1,cl);or g1(co,d2,d1);Endmodule按周期输入波形(2).之后编写4 位二进制加法器：module bitadd (s,c3,a,b,t1);input [3:0]a,b;input t1;output [3:0]s;output c3;wire c0,c1,c2;fulladd fa0(s[0],c0,a[0],b[0],t1);fulladd fa1(s[1],c1,a[1],b[1],c0);fulladd fa2(s[2],c2,a[2],b[2],c1);fulladd fa3(s[3],c3,a[3],b[3],c2);endmodule2.按照4 位二进制加法器的工作原理可以绘制成如下原理图：3.功能仿真波形及说明：(1).按周期输入波形：由此波形图可以分析：例如0001+0001=0010、0100+0100=1000、0110+0110=1100…对于所有的两个四位二进制相加，结果正确。
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《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成8位BCD码，其中4位表示这个5位二进制数对应十进制数的十位，另4位表示个位。
而译码器Ⅱ有现成的芯片可选用，此处可选74LS248，故本课题设计重点就在译码器Ⅰ。
2、系统框图3、工作原理当输入4位二进制加数与被加数时，二进制加法器（）开始工作，和数最多产生5位二进制数，将该和数输入译码器Ⅰ，得到8位BCD码。
其中低4位表示这个5位二进制数对应十进制数的个位，高4位表示该5位二进制数对应十进制的十位。
分别将这两个4位BCD码输入译码器Ⅱ（），由译码器Ⅱ进行译码，为数码管显示做好准备，并为数码管提供驱动。
最终实现4位二进制数的加法，并将结果用二位数码管显示。
第二章单元电路设计及分析1、加法器的选择加法器有两种分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位假发完成送来进位时才能进行。
他虽然电路简单但是运算较慢，而且位数越多运行速度越慢T692就是这种。
超进位加法器由逻辑电路根据输入信号同时形成各位向高位进位。
使各位的进位直接由加数和被加数来决定，而不需要依赖低位进位，这就省去了进位信号逐级传送的时间，因为这个有点所以我们选取这种加法器！为使设计简单所以选取74LS283型加法器。
(1)半加器所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。
(2)全加器当多位数相加时，半加器可用于最低位求和，并给出进位数。
第二位的相加有两个待加数Ai 和Bi，还有一个来自前面低位送来的进位数Ci-1。
这三个数相加，得出本位和数（全加和数）Si和进位数Ci。
这种就是“全加”。
表2就是全加器的逻辑状态表。
由表21)串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。
优点：电路比较简单。
最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。
{ SHAPE \*MERGEFORMAT |2)超前进位加法器为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。
优点：与串行进位加法器相比，尤其是在位数较多的情况下，超前进位加法器的延迟时间大大缩短了。
缺点：电路比较复杂。
以下是超前进位加法器的工作原理：设定四位输入数据为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入C0，四位输出S4,S3,S2,S1和一位进位C4输出。
根据超前进位产生电路的形成条件可得出，只要满足以下两条件中的任一个，就可形成进位C1，（1）A1，B1均为1；（2）A1，B1任一一个为1，且进位C0为1。
由此可得：C1=A1B1+（A1+B1）C0只要满足下述条件中的任一个即可形成C2，（1）A2,B2均为1；（2）A2,B2任一一个为1，且A1,B1均为1；（3）A2,B2任一一个为1，同时且A1,B1任意一个为1，且C0为1 由此可得：C2=A2B2+（A2+B2）A1B1+（A2+B2）（A1+B1）C0同理可得到C3，C4的表达式：C3=A3B3+(A3+B3)A2B2+(A3+B3)(A2+B2)A1B1+(A3+B3)(A2+B2)(A1+B1)C0C4=A4B4+(A4+B4)A3B3+(A4+B4)(A3+B3)A2B2+(A4+B4)(A3+B3)(A2+B2)A1B1+(A4+B4)(A3+B3)( A2+B2)(A1+B1)C0引入进位传递函数Pi和进位产生函数Gi.其定义如下:Pi=Xi+Yi.Gi=XiYiPi的意义是:当Xi,Yi中有一个为1时,若有进位输入,则本位向高位传送此进位,这个进位可看成是低位进位越过本位直接向高位传递的.Gi的意义是:当Xi,Yi均为1时,不管有无进位输入,本位定会产生向高位产生的进位。
将Pi,Gi代入C1~C4式,便可得:C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0由以上分析可得出在输入项为A4,A3,A2,A1和B4,B3,B2,B1以及进位输入C0时,各个输出项S4,S3,S2,S1和进位输出C4分别为:S4=A4○+|B4○+|C4S3=A3○+|B3○+|C3S2=A2○+|B2○+|C2S1=A1○+|B1○+|C1C4=G4+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0在本方案中，虽然只要求4位二进制数相加，但是考虑到方便以后拓展，我们选择超前进位加法器(74LS283N)。
四位二进制超前进位加法器74LS283：图3.6 74LS283逻辑符号如上图3.6所示：A1～A4、B1～B4分别为四位加数与被加数的输入端；SUM1～SUM4为四位和数输出端；C4为向高位输送进位的输出端；CO为最低进位输入端。
A3 A2 A1 A0 B3 B2 B1 B0 C1 S4 S3 S2 S10 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 00 0 0 00 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 10 0 0 00 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 74LS283真值表2、译码器Ⅰ的选择二进制－BCD代码转换器（74LS185）可以方便地将二进制码转化位BCD码，但是由于multisim 的元件库中缺少74LS185,考虑到以后的仿真需要，便需要考虑到74LS185的替换。
下面列出译码器1的逻辑状态表。
十进制数输入输出C4S4S3S2S1Y4Y3Y2Y1X4X3X2X10 0 0 0 0 0 0 0 0 0 0 0 0 0十进制数输入输出C4S4S3S2S1Y4Y3Y2Y1X4X3X2X11 0 0 0 0 1 0 0 0 0 0 0 0 12 0 0 0 1 0 0 0 0 0 0 0 1 03 0 0 0 1 1 0 0 0 0 0 0 1 14 0 0 1 0 0 0 0 0 0 0 1 0 05 0 0 1 0 1 0 0 0 0 0 1 0 16 0 0 1 1 0 0 0 0 0 0 1 1 07 0 0 1 1 1 0 0 0 0 0 1 1 18 0 1 0 0 0 0 0 0 0 1 0 0 09 0 1 0 0 1 0 0 0 0 1 0 0 110 0 1 0 1 0 0 0 0 1 0 0 0 011 0 1 0 1 1 0 0 0 1 0 0 0 112 0 1 1 0 0 0 0 0 1 0 0 1 013 0 1 1 0 1 0 0 0 1 0 0 1 114 0 1 1 1 0 0 0 0 1 0 1 0 015 0 1 1 1 1 0 0 0 1 0 1 0 116 1 0 0 0 0 0 0 0 1 0 1 1 017 1 0 0 0 1 0 0 0 1 0 1 1 1十进制数输入输出C4S4S3S2S1Y4Y3Y2Y1X4X3X2X118 1 0 0 1 0 0 0 0 1 1 0 0 019 1 0 0 1 1 0 0 0 1 1 0 0 1 由逻辑状态表写出逻辑状态式：3、译码器Ⅱ的选择七段显示译码器的主要功能是把“8421”二-十进制代码译成对应于数码管的七字段信号，驱动数码管，显示出相应的十进制数码。
七段显示译码器74248J74248J七段显示译码器输出低电平有效，用以驱动共阳极数码管。
图3.12给出了74248J 七段显示译码器的逻辑符号。
74248J引脚图。
png是7447七段显示译码器的辅助控制输入端，现对各功能分别进行介绍。
①试灯输入试灯输入主要用于检测数码管能否正常发光。
检测时， =0，=1, = X,A4A3A2A1＝XXXX, 七段数码管全亮，显示字型：；工作时，应置=1。
②灭零输入灭零输入端是将有效数字前后多余的零熄灭，例如数字0015.200，显示时只须出现15.2即可。
而15.2前、后的零熄灭，即无效零不显示。
当=1、=0时，若输入代码为A4A3A2A1＝0000，则相应的零字型不显示，即灭零。
此时，=0；当=1、=1时，若输入代码为A4A3A2A1＝0000，则显示零字型，此时，=1。
③端端为特殊控制端。
输出和输入在芯片内部连在一起，共用一根引脚引出。
有时作为输入端，有时作为输出端。
当其做输入端使用时，是灭灯输入，控制数码管的显示。