计算机组成原理第五章中央处理器[三]
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计算机原理-第五章中央处理器PPT课件
2021/3/12
计算机工作原理示意图
所
有
微 操
控 制 信
作 .号
产
.
， 送
生 .机
部 件
.
内 各
.
部 件
12
§5.2 机器指令的周期划分与控制信号
5.2.1 指令执行分析
取指令，第一阶段 第二阶段 取操作数，第三阶段 执行指令，第四阶段
2021/3/12
13
5.2.2 指令执行周期
通常将一条指令从取出到执行完成需要的时间称为指令周期。
2021/3/12
1
2021/3/12
图9－1 单总线CPU的结构
2
一、运算器及内总线
运算器主要由各种寄存器、移位器和ALU组成。它是具体负责对数 据进行加工处理的部件。
1。通用寄存器组（GR）
通用的含义是指寄存器的功能有多种用途，它可作为ALU的累加器、 变址寄存器、地址指针、指令计数器、数据缓冲器等，用于存放操作数 （包括源操作数、目的操作数）、运算结果、中间结果和各种地址信息 等。现代计算机的CPU都采用通用寄存器组结构并且是双端口的。
信号源
2021/3/12
时序信号发生器
脉冲
节拍电位 机器周期
9
机器周期 节拍电位
时钟脉冲
2021/3/12
…… …
… …
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微操作产生部件根据设计思想的不同，可分为三种控制器：
（１）组合逻辑控制器：用组合逻辑电路的设计方法来设计微操作产 生
部件。 （２）ＰＬＡ控制器：用PLA（可编程逻辑阵列）电路实现。 （３）微程序控制器：用程序设计的方法来设计微操作产生部件，称
地址译码器对指令的寻址方式字段、地址字段进行译码，提供操作数 的地址信息。
计算机组成原理 第五章 中央处理器
6
主编 薛胜军教授
计算机组成原理
第五章 中央处理器
5）地址寄存器(AR，Address Register) 地址寄存器用来保存当前CPU所访问的内存单元的地 址。由于在内存和CPU之间存在着操作速度上的差别， 所以必须使用地址寄存器来保持地址信息，直到内存的 读／写操作完成为止。当CPU和内存进行信息交换，即 CPU向主存储器存／取数据时，或者CPU从主存中读出 指令时，都要使用地址寄存器和缓冲寄存器。同样若将 外围设备的设备地址作为像内存的地址单元那样来看待， 则当CPU和外围设备交换信息时可同样使用地址寄存器 和缓冲寄存器。地址寄存器的结构和缓冲寄存器、指令 寄存器一样，通常使用单纯的寄存器结构。信息的存入 一般采用电位—脉冲式，电位输入端对应数据信息位， 脉冲输入端对应控制信号，在控制信号作用下，瞬时地 将信息打入寄存器。
1）程序计数器(PC，Program Counter) 程序计数器(PC)就是能够具体指出下一条指令的地址的部件，又称作 指令计数器。在程序开始执行前，必须将它的起始地址，即程序的第一条 指令所在的内存单元地址(程序入口)送入PC，此时PC的内容即是从内存 提取的第一条指令的地址。当执行指令时，CPU将自动修改PC的内容， 以便使其保持总是将要执行的下一条指令的地址。由于大多数指令都是按 顺序来执行的，所以修改的过程通常只是简单地对PC加1。但是，当遇到 转移指令时，后继指令的地址(即PC的内容)必须从指令寄存器中的地址字 段取得。在这种情况下，下一条从内存取出的指令将由转移指令来规定。
9
主编 薛胜军教授
计算机组成原理
第五章 中央处理器
4)状态标志寄存器 状态标志寄存器用来保存由算术指令和逻辑指令运行 或测试的结果而建立的各种条件码内容，如运算结果进位 标志(C)，运算结果溢出标志(V)，运算结果为零标志(Z)， 运算结果为负标志(N)，等等。这些标志位通常分别由1位 触发器保存。除此之外，状态标志寄存器还用来保存中断 和系统工作状态等信息，以便CPU和系统能及时了解机 器运行状态和程序运行状态。 运算器的主要作用是：
主编 薛胜军教授
计算机组成原理
第五章 中央处理器
5）地址寄存器(AR，Address Register) 地址寄存器用来保存当前CPU所访问的内存单元的地 址。由于在内存和CPU之间存在着操作速度上的差别， 所以必须使用地址寄存器来保持地址信息，直到内存的 读／写操作完成为止。当CPU和内存进行信息交换，即 CPU向主存储器存／取数据时，或者CPU从主存中读出 指令时，都要使用地址寄存器和缓冲寄存器。同样若将 外围设备的设备地址作为像内存的地址单元那样来看待， 则当CPU和外围设备交换信息时可同样使用地址寄存器 和缓冲寄存器。地址寄存器的结构和缓冲寄存器、指令 寄存器一样，通常使用单纯的寄存器结构。信息的存入 一般采用电位—脉冲式，电位输入端对应数据信息位， 脉冲输入端对应控制信号，在控制信号作用下，瞬时地 将信息打入寄存器。
1）程序计数器(PC，Program Counter) 程序计数器(PC)就是能够具体指出下一条指令的地址的部件，又称作 指令计数器。在程序开始执行前，必须将它的起始地址，即程序的第一条 指令所在的内存单元地址(程序入口)送入PC，此时PC的内容即是从内存 提取的第一条指令的地址。当执行指令时，CPU将自动修改PC的内容， 以便使其保持总是将要执行的下一条指令的地址。由于大多数指令都是按 顺序来执行的，所以修改的过程通常只是简单地对PC加1。但是，当遇到 转移指令时，后继指令的地址(即PC的内容)必须从指令寄存器中的地址字 段取得。在这种情况下，下一条从内存取出的指令将由转移指令来规定。
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主编 薛胜军教授
计算机组成原理
第五章 中央处理器
4)状态标志寄存器 状态标志寄存器用来保存由算术指令和逻辑指令运行 或测试的结果而建立的各种条件码内容，如运算结果进位 标志(C)，运算结果溢出标志(V)，运算结果为零标志(Z)， 运算结果为负标志(N)，等等。这些标志位通常分别由1位 触发器保存。除此之外，状态标志寄存器还用来保存中断 和系统工作状态等信息，以便CPU和系统能及时了解机 器运行状态和程序运行状态。 运算器的主要作用是：
王道计组第五章中央处理器思维导图脑图
CU发出一个微命令，可完成对应微操作 一个节拍内可以并行完成多个“相容的”微操作 同一个微操作可能在不同指令的不同阶段被使用 不同指令的执行周期所需节拍数各不相同。为了简化设计，选择定长的机器周 期，以可能出现的最大节拍数为准（通常以访存所需节拍数作为参考） 若实际所需节拍数较少，可将微操作安排在机器周期末尾几个节拍上进行
处理取指周期、间址周期、中断周期的微指令序列通常是公用的。执行周期的微 指令序列各不相同
工作原理
取指周期的微指令序列固定从#0 开始存放。执行周期的微指令序列的存放根据指 令操作码确定
程序vs微程序﹔指令vs微指令;主存储器vs控制器存储器(CM);MAR vs CMAR;MDR vsCMDR;PCvs uPC;lR vs ulR
1.后一相关指令暂停一周期 2.资源重复配置：数据存储器+指令存储器
解决办法
1.结构因素（资源冲突）
数据相关指在一个程序中，存在必须等前一条指令执行完才能执行后一条指令的 情况，则这两条指令即为数据相关
1.把遇到数据相关的指令及其后续指令都暂停一至几个时钟周期，直到数据相关 问题消失后再继续执行。可分为硬件阻塞(stall)和软件插入“NOP”两种方法。
取指周期
将MAR所指主存中的内容经数据总线送入MDR，记做M(MAR)→MDR
将MDR中的内容（此时是指令）送入IR，记做：(MDR)→IR
CU发出控制信号，形成下一条指令地址，记做(PC)+1→PC
垂直型微指令
微指令的格式
优点：微指令短，简单，规整，便于编写微程序
缺点：微程序长，执行速度慢，工作效率低
在垂直型基础上增加一些不太复杂的并行操作 微指令较短，仍便于编写；微程序也不长，执行速度加快
处理取指周期、间址周期、中断周期的微指令序列通常是公用的。执行周期的微 指令序列各不相同
工作原理
取指周期的微指令序列固定从#0 开始存放。执行周期的微指令序列的存放根据指 令操作码确定
程序vs微程序﹔指令vs微指令;主存储器vs控制器存储器(CM);MAR vs CMAR;MDR vsCMDR;PCvs uPC;lR vs ulR
1.后一相关指令暂停一周期 2.资源重复配置：数据存储器+指令存储器
解决办法
1.结构因素（资源冲突）
数据相关指在一个程序中，存在必须等前一条指令执行完才能执行后一条指令的 情况，则这两条指令即为数据相关
1.把遇到数据相关的指令及其后续指令都暂停一至几个时钟周期，直到数据相关 问题消失后再继续执行。可分为硬件阻塞(stall)和软件插入“NOP”两种方法。
取指周期
将MAR所指主存中的内容经数据总线送入MDR，记做M(MAR)→MDR
将MDR中的内容（此时是指令）送入IR，记做：(MDR)→IR
CU发出控制信号，形成下一条指令地址，记做(PC)+1→PC
垂直型微指令
微指令的格式
优点：微指令短，简单，规整，便于编写微程序
缺点：微程序长，执行速度慢，工作效率低
在垂直型基础上增加一些不太复杂的并行操作 微指令较短，仍便于编写；微程序也不长，执行速度加快
计算机组成原理第6版(白中英)第5章中央处理器
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5.2.1 指令周期的基本概念
也叫节拍脉冲或T周期，是计算机处理操作的基本时间单位。 在一个CPU周期内，要完成若干个微操作。这些微操作有的 可以同时执行，有的需要按先后次序串行执行。因而需要把 一个CPU周期分为若干个相等的时间段，每一个时间段称为 一个节拍脉冲或T周期。 时钟周期通常定义为机器主频的倒数。
10
5.2.1 指令周期的基本概念
CPU执行程序是一个“取指令—执行指令”的循环过程。
CPU从内存中取出一条指令，并执行这条指令的时间总和； 指令周期常用若干个CPU周期来表示。 又称机器周期，一般为从内存读取一条指令字的最短时间； 一个CPU周期可以完成CPU的一个基本操作。 一个CPU周期包含若干时钟周期。
3
3
5.1.2 CPU的基本组成
现代的CPU的组成
冯·诺依曼机的定义
• 运算器、控制器 、片内Cache；
控制器的主要功能
• 从内存中取出一条指令，并指出下条指令的存放位置；PC、IR
• 对指令进行译码，产生相应的操作控制信号；
ID、时序电路、操 作控制器
• 控制CPU、内存和输入/输出设备之间数据流动；
12
5.2.1 指令周期的基本概念
定长CPU周期的指令示意图：
单周期CPU：在一个时钟周期内完成从指令取出到得到结果的工作，
以最长指令为准，效率低，目前较少采用。
多周期CPU：将指令的执行分成多个阶段，每个阶段在一个时钟周期
内完成，因而时钟周期段，不同指令所用的周期数不同。以下仅讨论多周 期CPU。
求操作数 有效地址
14
5.2.1 指令周期的基本概念 一个简单的程序
地址 指令
说明
100
5.2.1 指令周期的基本概念
也叫节拍脉冲或T周期，是计算机处理操作的基本时间单位。 在一个CPU周期内，要完成若干个微操作。这些微操作有的 可以同时执行，有的需要按先后次序串行执行。因而需要把 一个CPU周期分为若干个相等的时间段，每一个时间段称为 一个节拍脉冲或T周期。 时钟周期通常定义为机器主频的倒数。
10
5.2.1 指令周期的基本概念
CPU执行程序是一个“取指令—执行指令”的循环过程。
CPU从内存中取出一条指令，并执行这条指令的时间总和； 指令周期常用若干个CPU周期来表示。 又称机器周期，一般为从内存读取一条指令字的最短时间； 一个CPU周期可以完成CPU的一个基本操作。 一个CPU周期包含若干时钟周期。
3
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5.1.2 CPU的基本组成
现代的CPU的组成
冯·诺依曼机的定义
• 运算器、控制器 、片内Cache；
控制器的主要功能
• 从内存中取出一条指令，并指出下条指令的存放位置；PC、IR
• 对指令进行译码，产生相应的操作控制信号；
ID、时序电路、操 作控制器
• 控制CPU、内存和输入/输出设备之间数据流动；
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5.2.1 指令周期的基本概念
定长CPU周期的指令示意图：
单周期CPU：在一个时钟周期内完成从指令取出到得到结果的工作，
以最长指令为准，效率低，目前较少采用。
多周期CPU：将指令的执行分成多个阶段，每个阶段在一个时钟周期
内完成，因而时钟周期段，不同指令所用的周期数不同。以下仅讨论多周 期CPU。
求操作数 有效地址
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5.2.1 指令周期的基本概念 一个简单的程序
地址 指令
说明
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计算机组成原理第5章 中央处理器
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第二节 一、指令执行分析 任何一条指令的执行都要经过读取指令、分析 指令和执行指令三个阶段。指令执行过程一般可分 为：1）取指令 2 3 4 5
20
图5.5
流水处理
21
二、 计算机的功能是执行程序。执行程序时，计算 机操作由一系列指令周期组成，每个周期执行一条 机器指令，而每个指令周期又由若干个机器周期组 成，一种通常的办法是分解成取指、取操作数、执 行和中断，只有取指和执行周期总是必有的。 1 2 图
10
二、时序控制方式 计算机的基本任务是执行指令。执行一条指令 的过程是分为若干步来实现的，每一步对应某些微 操作。由于不同指令所对应的微操作及繁简程度大 不相同，因而每条指令和每个微操作所需的执行时 间也不相同，这就需要引入时序信号来对这些微操 作进行定时控制。时序控制方式，就是指微操作与 时序信号之间采取何种关系。按照同步或非同步的 关系，可将时序控制方式分为同步控制和异步控制
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计算机从取指令到执行完指令所需要的时间称 为指令周期。不同的指令，其功能不同，其指令周 期长短也就可以不同。在系统中，通常不为指令周 期设置时间标志信号，因而也不将其作为时序的一 级。时序信号通常划分为三级，即机器周期、节拍
14
图5.2
时序系统结构框图
15
3) 异步控制方式中没有统一的时钟信号，各部件 按自身固有的速度工作，通过应答方式进行联络， 常见的应答信号有准备好（READY）或等待（ WAIT
16
图5.3 多级时序
17
图5.4
异步应答流程
18
在CPU中，控制器的任务是决定在什么时间、 根据什么条件、发什么命令、做什么操作。因此， 产生微命令的基本依据是时间、指令代码、状态、 外部请求等。这些信息或作为逻辑变量，经组合逻 辑电路产生微命令序列；或形成相应的微程序地址， 通过执行微指令直接产生微命令序列。按照微命令 的产生方式，可将控制器分为组合逻辑控制器和微
计算机组成原理 第五章中央处理器53PPT课件
❖ 指令指针IP的功能相当于一般机器的程序计 数器PC，但是IP要与代码分段寄存器CS相 配合才能形成真正的物理地址。
❖ 状态寄存器PSW由九个标志位组成，以反映 操作结果的某些状态或机器运行状态。
17
5.6.1 Intel 8088 CPU
❖ 四个16位的段寄存器，用来存放主存段地址 (代码段CS，数据段DS，堆栈段SS，附加段 ES)。 通过把某个段寄存器左移4位低位补零 后与16位偏移地址相加的方法可形成20位长 度的实际地址，从而可使主存具有一兆字节 (2的20次方=1M)的寻址能力。
第五章 中央处理器
5.5 硬连线控制器
整体概述Hale Waihona Puke 概述一点击此处输入
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概述二
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概述三
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2
1 基本思想
(1)实现方法 ❖ 通过逻辑电路直接连线而产生的，又
称为组合逻辑控制方式 (2)设计目标 ❖ 使用最少元件（复杂的树形网络） ❖ 速度最高
3
1 基本思想
7
第五章 中央处理器
5.6 传统CPU
8
1 M68000CPU
❖M6800CPU的逻辑框图如下：
9
1 M68000CPU
❖ 比较典型的单总线结构的微理器。 ❖ M6800CPU是一种8位微处理器，采用单一的5V电
源。时钟脉冲采用两相(φ1，φ2)，主频为1MHz，由 外面加入CPU。 ❖ M6800的CPU主要包括：
(1)定点运算，包括整数计算和有效 地址的计算；
(2)浮点运算； (3)可变长运算，包括十进制算术运
算和字符串操作。
22
5.6.2 IBM 370 系列 CPU
❖ 状态寄存器PSW由九个标志位组成，以反映 操作结果的某些状态或机器运行状态。
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5.6.1 Intel 8088 CPU
❖ 四个16位的段寄存器，用来存放主存段地址 (代码段CS，数据段DS，堆栈段SS，附加段 ES)。 通过把某个段寄存器左移4位低位补零 后与16位偏移地址相加的方法可形成20位长 度的实际地址，从而可使主存具有一兆字节 (2的20次方=1M)的寻址能力。
第五章 中央处理器
5.5 硬连线控制器
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2
1 基本思想
(1)实现方法 ❖ 通过逻辑电路直接连线而产生的，又
称为组合逻辑控制方式 (2)设计目标 ❖ 使用最少元件（复杂的树形网络） ❖ 速度最高
3
1 基本思想
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第五章 中央处理器
5.6 传统CPU
8
1 M68000CPU
❖M6800CPU的逻辑框图如下：
9
1 M68000CPU
❖ 比较典型的单总线结构的微理器。 ❖ M6800CPU是一种8位微处理器，采用单一的5V电
源。时钟脉冲采用两相(φ1，φ2)，主频为1MHz，由 外面加入CPU。 ❖ M6800的CPU主要包括：
(1)定点运算，包括整数计算和有效 地址的计算；
(2)浮点运算； (3)可变长运算，包括十进制算术运
算和字符串操作。
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5.6.2 IBM 370 系列 CPU
21central 计算机组成原理 第五章 中央处理器(3)
EXE
Ф0 Ф1
Ф0 Ф1 Ф0 Ф1 DR（ADR）→PC 当（AC）=0
EXE
❖ （7）COM
W0 W1 W2
Ф0
❖ 3、进行微操作综合：
❖ 分析以上全部时序图，找出每一种微操作出现的全部条件， 进而列出每个微操作控制信号产生的逻辑式，化简。
❖ C0：（DR）+（AC）→AC=ADD∙EXE∙W2 ❖ C1：（DR）∧（AC）→AC=AND∙EXE∙W2 ❖ C2：（AC）→AC=COM∙EXE∙W1
W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
DR（ADR）→AR
DR（ADR）→AR
（AC）→DR WE M
RD M
（AC）+（DR）→AC （AC）∧（DR）→AC
EXE
EXE
STA X
❖ （5）JMP X
（6）JMPZ X
W0 W1 W2
W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 DR（ADR）→PC
W0 W1 W2 W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
(PC)→AR
DR(ADR)→AR
RD M (PC)+1→PC
(DR)→IR
RD M (DR)→AC
FETCH
EXE
LDA X
❖ （2）STA X
（3）ADD X （4）AND X
W0 W1 W2
❖
ALU——算术/逻辑运算单元；
❖
AC——累加寄存器；
❖
F——状态寄存器。
F （AC）=0
C0（ADD） C1（AND） C2（COM）
Ф0 Ф1
Ф0 Ф1 Ф0 Ф1 DR（ADR）→PC 当（AC）=0
EXE
❖ （7）COM
W0 W1 W2
Ф0
❖ 3、进行微操作综合：
❖ 分析以上全部时序图，找出每一种微操作出现的全部条件， 进而列出每个微操作控制信号产生的逻辑式，化简。
❖ C0：（DR）+（AC）→AC=ADD∙EXE∙W2 ❖ C1：（DR）∧（AC）→AC=AND∙EXE∙W2 ❖ C2：（AC）→AC=COM∙EXE∙W1
W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
DR（ADR）→AR
DR（ADR）→AR
（AC）→DR WE M
RD M
（AC）+（DR）→AC （AC）∧（DR）→AC
EXE
EXE
STA X
❖ （5）JMP X
（6）JMPZ X
W0 W1 W2
W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 DR（ADR）→PC
W0 W1 W2 W0 W1 W2
Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 Ф0 Ф1 Ф0 Ф1
(PC)→AR
DR(ADR)→AR
RD M (PC)+1→PC
(DR)→IR
RD M (DR)→AC
FETCH
EXE
LDA X
❖ （2）STA X
（3）ADD X （4）AND X
W0 W1 W2
❖
ALU——算术/逻辑运算单元；
❖
AC——累加寄存器；
❖
F——状态寄存器。
F （AC）=0
C0（ADD） C1（AND） C2（COM）
计算机组成原理第5章中央处理器 PPT课件
IRo PCo
R2Y
R0X
A总线
DRi R0i
R3i
Xi
＋ －
DR R0 R1 R2 R3
X
ALU
DRo R0o
Y R3o Yi
B总线
G G
X＋YR0
IRi PCi ARi R/W IR PC AR M
IRo PCo
A总线
DRi R0i
R3i
Xi
＋ －
DR R0 R1 R2 R3
X
ALU
DRo R0o
地址总线ABUS
算术逻辑单元
0A+6L=U6
累加器AC 000 006
+1
取指 控制
操作控制器
时序产生器
执行 控制
时钟
状态 反馈
c
指令译码器
c
20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21
30 000 006 31 40
ADD
0A0D0 D006
c
缓冲寄存器DR
ADD @ X 取指周期
C3
AC
PC
IR
C0
C4
时钟
CU 标志 … 控制信号
ALU
… …
控制 信号
C2 MM DD RR
C1 M A R
ADD @ X 间址周期
C3
AC
PPCC
IR
C0
时钟
CU 标志 … 控制信号
ALU
… …
控制 信号
C2 MM DD RR C5
C1 M A R
ADD @ X 执行周期
执行CLA指令
算术逻辑单元
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4.进行微操作综合 对微操作时间表中各个微操作控制信号分 别按照其条件进行归纳、综合，根据微操作时 间表写出各微操作控制信号的逻辑表达式。表 达式一般包括下列因素：
微操作控制信号=机器周期 节拍 脉冲 操作码 机器 状态条件
5. 设计微操作控制信号形成部件 根据各个微操作信号的逻辑表达式，用一 系列组合逻辑电路加以实现。
JMP
IR(AR) DBUS DBUS AR I=1? Y (IR12)=1 N M AR
DBUS AR
N
I=1? Y (IR12)=1 M AR （AC） DR
M DBUS
M
DR
DBUS PC
(AC)+(DR) AC
（DR） M
（DR）
AC
(2)选同步控制方式
(3) 选二级时序（未考虑工作脉冲）
5.4.2 组合逻辑控制器的设计举例
CPU结构框图如下图所示,设计以下几条指令的组 合逻辑控制器. 以下指令均为单字长单地址指令(16位), 指令格式如下所示:
IR15 IR14 IR13 IR12 IR11 IR0
OP
I
D
IR
CLA ;清AC ADD I D ; I=0为直接寻址,即(AC)+(D) AC I=1为间接寻址,即(AC)+((D)) AC STA I D ; I=0为直接寻址,即(AC) D;I=1为间接寻址,即(AC) (D) LDA I D ; I=0为直接寻址,即(D) AC;I=1为间接寻址, 即((D)) AC JMP I D ; I=0为直接寻址,即D PC; I=1为间接寻址,即 (D) PC
AR
DBUS
DR
MREQ
R/W
存储器 数据总线
图5.21 CPU结构框图
(1) 根据CPU结构框图写出指令的操作流程图,如下图所示:
(PC) M (DR) CLA ADD 001 (PC)+1 IR15IR14IR13=000 0 AC AR DR IR PC STA IR(AR) DBUS 010 PC AR MREQ,R, DBUS DR IR +1 LDA 011 IR(AR) DBUS DBUS AR N Y I=1? (IR12)=1 M AR M DR IR(AR) DBUS I=1? (IR12)=1 Y DBUS AR N DR 100
哪个机器周期。每个机器周期设置m个节拍T0、 T1、…、Tm-1。每个节拍内设置一个工作脉冲， 用于寄存器接收数据的打入脉冲。寄存器接收数据 使用脉冲的前沿，脉冲的后沿用于周期、节拍的转 换。 3. 编排微操作时间表 是对指令流程图的进一步具体化，将指令流程 图中的各个微操作具体落实到各个机器周期的相应 节拍和脉冲中去，并以微操作控制信号的形式编排 一张表，称之为微操作时间表。微操作时间表能够 形象地表明控制器应该在什么时间，根据什么条件 发出哪些微操作控制信号。
MDRout,Add,ACin ACout,MDRin MDRoutE,MemW
功能 (R1) →MAR M →MDR (MDR) →A (R0)+(A) →AC
有效控制信号 R1out,MARin MemR,MDRinE MDRout,Ain
(AC) →MDR (MDR) →M
R0out,Add,ACin ACout,MDRin MDRoutE,MemW
5.4.1 组合逻辑控制器的设计步骤
1.绘制指令操作流程图 根据CPU的结构图把每条指令的执行过程 分解为若干功能部件能实现的基本微操作序列， 并以图的形式排列成有先后次序、相互衔接配 合的流程，称之为指令操作流程图，并综合成 一个总的流程图。 2.选择合适的控制方式和控制时序 一般采用同步控制方式、三级时序系统。 设置n个机器周期，每个机器周期内可以完成 主存的一次读写操作。每个周期设置一个周期 状态触发器，哪个触发器为1，表示机器进入
IR
M1 M2 M3
操作码 地址码
…
PC
周期状态 触发器
T1
指令译码器 I1
…
Im
…
节拍 发生器 T4 时钟 发生器
CP
硬布线逻辑 (组合逻辑)
C1 C2 …
转移 RESET 地址 中断 控制 逻辑 结果反 馈信息
+1
中断信号
Cn
微操作控制命令(内部控制信号 及外部控制信号)
图5.20 组合逻辑控制器总框图
答案要点:参考答案一:
时钟
C5 C6 C7 C8
(AC) →MDR C9 (MDR) →M 参考答案二:
时钟
C5 C6 C7 C8 C9 C10
功能 (R1) →MAR M →MDR；(R0) →A (MDR)+(A) →AC
有效控制信号 R1out,MARin MemR,MDRinE,R0out,Ain
例:某计算机字长16位,采用16位定长指令字结构,部分数据通路 结构如下图所示:图中所有控制信号为1时表示有效,为0 时表示 无效.如MDRinE为1时表示允许数据从DB打入MDR,MDRin为1 时表示允许数据从内总线打入MDR.
现有指令ADD (R1),R0; (R0)+((R1)) →(R1),即将R0中 的数据与R1的内容所指主存单元的数据相加,并将结果 送入R1的内容所指主存单元中保存.
+
_
ALU
内部控制信号 外部控制信号
DBUS DR
…
DBUS PC MREQ R/W
状态寄存器 +1 PC AR PC
AC
控制单元CU … DR ALU 指令译码器 C
…
DR AC DBUS PC DR AC DR DBUS AR DR DBUS
OP
IR(AR)IR IR(AR) DBUS
DR IR
5.4 硬布线控制器(Hardwired control unit) 与PLA控制器
硬布线控制器(组合逻辑控制器)是由大量逻辑门电路和 触发器电路构成的非常复杂而庞大的树形逻辑网络.核心 为微操作产生部件(控制单元CU),以组合逻辑设计思想, 布尔代数为主要工具设计而成. 控制器发出的控制信号是空间和时间因素的函数,前者是 指操作在什么条件下进行,后者是指在什么时刻进行。 硬布线控制器的基本思想:某一微操作控制信号是指令 操作码译码输出、时序信号和状态条件的逻辑函数， 即用布尔代数写出逻辑表达式，然后用门电路和触发 器等器件实现。 微操作控制信号=机器周期 节拍 脉冲 操作码 机器 状态条件