第3章 集成电路中的无源元件

此外还有以下几类电阻： • 低阻类电阻：如发射区扩散电阻，埋层电阻等； • 高阻类电阻：如基区沟道电阻，外延层电阻等； • 高精度电阻：如离子注入电阻，薄膜电阻等； 在MOSIC中除了扩散电阻以外，还有多晶硅电 阻，下面分别进行介绍。
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3.1.1 基区扩散 电阻 1.结构和设计 这种电阻是 利用集成电路中 晶体管的基区扩 散层做成的，其 典型结构如图 3.1所示。
集成电路设计概论
西安交通大学微电子学系
刘润民
第3章
集成电路中的无源元件
CH3 集成电路中的无源元件
1
绪
论
集成电路中的无源元件是指电阻器和电容器，制 造工艺与NPN管(或CMOS)兼容，集成电阻和电容的最 大优点是元器件之间的匹配及一致的温度特性。在电 路设计时应充分利用此优点，使电路性能不是依赖单 个元件的特性，而是与元件的比值有关。其缺点是： • 精度低(±20%),绝对误差大 • 温度系数较大 • 可制作的范围有限 • 占用的面积大、成本高 本章将介绍集成电路中常用的各类电阻器和电容 器，讨论其结构、性能、寄生效应和设计。
B
P+ N-epi P-SUB (b) 横截面图
图3.8 发射区扩散电阻作“磷桥”
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2.隐埋层电阻 隐埋层因重掺杂，所以电阻较小，可用来做小 电阻。特别便于做与晶体管集电极相连的小电阻， 其结构如图3.9所示。对这种结构，整个电阻R为
R=R1+R2+R3
其中R2为隐埋 层电阻，其计 算方法与计算 集电极串联电 阻相同。影响 因素较多，精 度不易控制。
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3.1 集成电阻器
集成电路中的电阻器可以通过金属膜、掺杂的 多晶硅，或者通过杂质扩散到衬底的特定区域产生 。这些电阻都是微结构，因此它们只占用衬底很小 的面积。电阻和芯片电路的连接是通过与导电金属 形成接触实现的(见下图）。
Metal contact Film type resistor Metal contact
1 R RS ( 2k1 nk2 ) W 0.55x jc (3.3)
当L W时，可不考虑k1；当W x jc时，可不考虑横向修 正因子m，此时 L R RS ( 0.5n) (n为拐角数) (3.4) W
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(4)薄层电阻值的修正 一般情况下基区薄层电阻RS 是在硼扩散再分布 以后测量的，但是基区扩散后还有多道高温工艺， 仍然会影响杂质的分布，所以实际的基区薄层电阻 RSa比原来测量的RS高，经验公式为 RSa=KaRS (3.5) 式中Ka为一常数，由实验确定，一般在1.06～1.25 之间。 2.基区扩散电阻最小条宽的设计 电阻图形的设计是在已知阻值R和工艺参数 (RS,xjc)的条件下，设计电阻的最小条宽和形状。
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误差 10％，则要求电阻的最小 条宽为 WR ,min W

10m
如果电阻要求不高， 20％，而 W 仍为1m，则由线 宽变化所要求的电阻最 小条宽就可降为5m。 由以上分析可知，要提 高精度，可选择较大的 电阻 条宽，但为保证一定的 阻值，电阻的长度就势 必增加， 从而使芯片面积、寄生 电容增加，所以对精度的要求应 视具体情况折衷考虑。 虽然扩散电阻的相对误差(R / R )较大，但在采取一 定措施后，仍可使电阻的匹配误差减小，根据误差理论，
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端、图形拐角，还有杂质的横向扩散引起的实际几 何尺寸变化等。因此要根据实际情况进行修正。
(1)端头修正
因为端头处的电力线弯曲和引线孔流入的电流 方向等问题，使得应用(3.1)式计算端头处的电阻 值需要引入修正，称为端头修正。通常采用经验的 办法，引入端头修正因子k，表示整个端头对总电 阻方数的贡献。图3.2给出了不同电阻条宽和端头 形状的端头修正因子，k1=0.5方，表示整个端头对 总电阻的贡献相当于0.5方，对于大电阻(L＞＞W), 端头修正因子可以忽略不计。
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小，所以只能做一些小的电阻。发射区扩散电阻由两 种结构，一种是直接在外延层上扩散N+层来形成，需 要单独的隔离区，不存在寄生效应，如图3.6所示。
W
L
(a) 顶视图
R P+ N+ R
xje N-epi P-SUB
P+
(b) 横截面图
图 3.6 发射区扩散电阻结构图
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电阻R1、R2的匹配误差可表示为 ( R1 / R2 ) R1 R2 ( R1 / R2 ) R1 R2 RS 1 W1 RS 2 W2 ( )( ) (3.8) RS 1 W1 RS 2 W2 如果将要求匹配很小的 电阻做在同一个隔离岛 上，并使 条宽相等、方向相同， 甚至做成一个扩散条， 在中间做 引出端将他们分成两个 电阻(如图3.5所示)。由于(RS / RS ) 和(W / W )是相等的，即 (RS 1 / RS 1 ) (RS 2 / RS 2 ), W1 W2 ( R1 / R2 ) 1 1 所以 W ( ) (3.9) ( R1 / R2 ) W1 W2
2
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(3)横向扩散修正因子m 横向扩散因子主要考虑以下两个因素： • 如图3.4所示，由于存在横向扩散，在表面处最 宽，表面处的基区宽度WS为 Ws WS≈W+2×0.8xjc Weff SiO2 W 拐角扩散区近似为以xjc xjc P P+ P+ 为半径的圆柱体的1/4。 N-epi N -BL • 杂质浓度在横向扩散 P-SUB 区表面与扩散窗口正下 方的表面区域不同，其 图3.4 基区扩散电阻的横截面 浓度由扩散窗口处的NS
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另一种发 射区扩散电阻 的结构如图3.7 所示，可以看 出，它是和其 他电阻做在一 个隔离岛上， 但发射区扩散 电阻要做在一 个单独的P型扩 散区中，因为 存在寄生PNP效 应，所以需要 隐埋层。
(a)顶视图
R R
接负电位 接最高正电位 接最低负电位
N+
N-epi N+-BL
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R1
R2
图3.5 要求匹配的电阻图形结构
当W1=W2 时，两电阻比的精度可做的很高，最小可 达±0.2％。 (3)流经电阻的最大电流决定的最小电阻条宽 扩散电阻与分立电阻一样，同样有功耗的限制 。对于扁平封装或TO型封装的IC，在室温下要求电 阻的单位面积最大功耗为
PA ,max 5 106 W / m 2
(3.10)
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电阻单位面积的功耗为 I 2 R I 2 RS PA (3.11) 2 WL W 即PA ,max 对电阻的最小条宽 WR ,min 和单位电阻条宽可流过 的最大电流 I R ,max 有一个限制，由式 (3.11)可得电阻最小 条宽 WR ,min I max RS PA ,max
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设计一般受到三个限制：由设计规则决定的最小扩 散条宽；由工艺水平和电阻精度决定的最小条宽； 由流经电阻的最大电流决定的最小条宽。设计时应 取三者中最大的一种。分别介绍如下： (1)设计规则决定的最小条宽Wmin 为保证一定成品率而规定的一组最小尺寸数据 称为设计规则，是由工艺制造水平决定的。这些规 则主要考虑了制板、光刻等工艺实现的最小线条宽 限、最小图形间距、最小开孔、最小套刻精度等。 所以最小扩散条宽必须符号设计规则。 (2)工艺水平和电阻精度所决定的最小电阻条宽 在制造基区扩散电阻的工艺过程中，要引入随 机误差，可由(3.1)式进行估算。
SiO2, dielectric material SiO2, dielectric materia 集成电路中的无源元件 3
集成电路(双极)中用的最多的是基区扩散电阻， 其薄层电阻 RSB 100 ~ 200 / 方块，阻值范围在 50～50K，电阻精度 R / R 20%，温度系数 1 R 2000 106 / ℃(T0为参考温度)。 R(T0 ) T
+VCC
R B Q1 (a) Q2
B
E E
N+ R1 N+-BL
Vcc (b)
N+ R3 N-epi R2 P
B
P-SUB
(c)
图3.9 隐埋层电阻的结构和应用
+
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逐步降低，到达PN结处的杂质浓度为Nepi。假定横向 扩散区的纵向杂质分布与扩散窗口下方相同，则对 于基区扩散电阻，其有效宽度Weff可表示为 Weff=W＋0.55xjc (3.2) 即横向扩散因子m=0.55。 在考虑了端头、拐角及横向扩散三项修正后， 基区扩散电阻的计算公式为
P-SUB
P
N+
P+
(b) A-A横截面图 图3.7 和其他电阻共用一个隔离区的 发射区扩散电阻
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发射区扩散 电阻主要用来做 小电阻值电阻和 在连线交叉时做 “桥”用(如图 3.8所示)，其电 阻值的计算方法 和基区扩散电阻 类似。
C
A
B
A
D (a) 顶视图 D N+
R
R
外延层
L A W
A
R P+
(a) 工艺复合图 R 基区扩散层 N-epi N+-BL P--SUB
＋VCC N+ P+
(b) AA剖面图
图3.1 基区扩散电阻结构示意图
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在实际应用时N型外延层接电路的最高电位 ，或接至电阻器两端中电位较高的的一段。