实验一十进制计数器的设计与仿真电子科技大学
实验一：基于原理图的十进制计数器
FPGA实验报告实验名称：基于原理图的十进制计数器设计姓名：班级：电子1002班指导老师：时间： 2013年3月13日一、实验目的1、熟悉掌握ISE Foudation 软件的使用；2、掌握基于原理图进行FPGA 设计开发的全流程；3、理解和掌握“自底向上”的层次设计方法；4、温习数字电路设计的基础知识。
二、实验原理一个具有数显输出的十进制计数器设计框图图2.1 原理框图1. 七段数码管译码器的设计七段数码管属于数码管的一种，是由7段二极管组成。
按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。
本实验使用共阴数码管。
将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。
共阴数码管在应用时应将公共极COM 接到地线GND 上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。
显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。
表2-1 七段字符显示真值表十进制计数器 七段数码管显示译码器 使能控制端时钟端异步清零端FPGA采用“最小项译码器+逻辑门”的方案，最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。
2.十进制计数器的设计调用ISE软件自带的“Counter”库中的十进制计数器CD4CE。
CD4CE是一个同步十进制器，输入有异步清零控制端CLR、工作使能控制端CE和时钟输入端C，输出有BCD码计数值输出端Q3~Q0，进位输出端TC 和输出状态标志位CEO。
3.基于原理图的自底向上的设计流程本实验采用了自底向上的设计流程。
自底向上设计是一种设计程序的过程和方法，是在设计具有层次结构的大型程序时，先设计一些较下层的程序，即去解决问题的各个不同的小部分，然后把这些部分组合成为完整的程序。
自底向上设计是从底层（具体部件）开始的，实际中无论是取用已有模块还是自行设计电路，其设计成本和开发周期都优于自顶向下法；但由于设计是从最底层开始的，所以难以保证总体设计的最佳性，例如电路结构不优化、能够共用的器件没有共用。
数电实验报告十进制计数器设计
else if (EN) begin
if (!LOAD) Q1 <= DATA;
else if (Q1<9) Q1 <= Q1+1;
else Q1 <= 4'b0000;
end
end
always @(Q1)
if (Q1==4'h9) COUT = 1'b1;
else COUT = 1'b0;
Endmodule
二、仿真波形
三、电路图
四、引脚配置（约束文件）
五、思考与探索
1.本试验没有连接到实验板测试，不过可以将输出信号接至LED灯口，发光为高电平，根据发光的顺序判断计数器是否正常工作
2.遇到的问题，时钟信号上升沿和下降沿判断错误
3.二进制码->格雷码：从最右边该位的值，最左边一位不变
input EN;
input RST;
input LOAD;
input [3:0] DATA;
output [3:0] DOUT;
output COUT;
reg [3:0] Q1 ;
reg COUT ;
assign DOUT = Q1;
always @(posedge CLK or negedge RST) begin
实验报告
2017年12月7日成绩：
姓名
学号
班级
专业
课程名称
《数字电路实验》
任课老师
指导老师
机位号
实验序号
12
实验名称
十进制计数器设计
实验时间
2017.12.7
实验地点
一教225
十进制计数器实验报告
when 4=>seg7<="1100110";
when 5=>seg7<="1101101";
when 6=>seg7<="1111101";
when 7=>seg7<="0000111";
when 8=>seg7<="1111111";
when 9=>seg7<="1100111";
2,建完工程后,再建一个VHDL FILE,打开VHDL编辑器对话框.
3,按照实验原理和自己的想法,在VHDL编辑窗口编写Verilog程序.
4,编写完Verilog程序后,保存起来.注意顶体名跟程序实体名要一致.
5,对自己编写的Verilog程序进行编译并仿真,对程序的错误进行修改.
6,编译仿真无误后,进行管脚分配.分配完成后,再进行全编译一次,以使管脚分配生效.
signal seg7:std_logic_vector(6 downto 0);
signal countnum: integer range 0 to 9;
signal clk_1k: std_logic;
begin
r<="011111";
process(clk)
variable cnt1:integer range 0 to 5000;
end if;
else
cnt1:=cnt1+1;
end if;
end if;
end process;
十进制计数器设计
十进制计数器设计十进制计数器设计一、实验目的：熟悉Quartus II的Verilog 文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。
二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。
该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。
该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。
CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。
有两个输出端口（DOUT和COUT）。
DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。
RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DATA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。
三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。
四、实验步骤：（一）、建立工作库文件和编辑设计文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。
（1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。
（2）输入源程序：打开Quartus II，选择菜单File→New→Design Files→VerilogHDL File→OK(如图1所示)。
模拟集成电路十进制异步计数器设计及仿真课程设计报告
模拟集成电路十进制异步计数器设计及仿真课程设计报告“模拟集成电路十进制异步计数器设计及仿真课程设计报告”第一节：引言作为现代电子技术的重要组成部分，模拟集成电路在各种领域中发挥着重要作用。
其中，十进制异步计数器作为模拟集成电路中的一个重要组成部分，具有着广泛的应用前景。
本篇文章将围绕着模拟集成电路十进制异步计数器的设计和仿真展开，探讨其在电子技术中的重要性和应用价值。
第二节：理论基础在深入探讨模拟集成电路十进制异步计数器的设计前，有必要首先了解其理论基础。
十进制异步计数器是一种能够按照十进制计数规律进行计数的电路，并能够在输入脉冲信号的触发下进行递增。
其设计原理涉及到逻辑门的连接和状态转换等内容，需要深入理解和把握。
第三节：设计流程在进行模拟集成电路十进制异步计数器的设计时，需要遵循一定的设计流程。
首先是对其工作原理进行深入理解，并根据要求进行逻辑电路图的绘制。
接着是选择适当的集成电路器件，并进行电路连接和布线设计。
最后则是进行仿真验证和性能测试，以确保其符合设计要求。
第四节：实践应用模拟集成电路十进制异步计数器在实际应用中有着广泛的应用价值。
比如在数字显示系统、计数器系统和数字控制系统中都能够发挥作用。
其设计与实践能够帮助学生更好地理解电子技术的原理，并为日后的工程设计工作打下良好的基础。
第五节：个人观点从我个人的角度来看，模拟集成电路十进制异步计数器的设计和仿真课程设计报告是十分有价值的。
通过深入学习和理解其原理和应用，不仅能够提高我们对电子技术的认识，还能够培养我们的动手能力和实践能力。
这对于我们未来的工程技术学习和研究工作是十分有益的。
总结与回顾通过本文的介绍，我们深入了解了模拟集成电路十进制异步计数器的设计和仿真课程设计报告的重要性和应用价值。
也对其在理论基础、设计流程和实际应用方面有了深入的认识。
这将为我们今后的学习和工程设计工作提供重要的借鉴和指导。
在本篇文章中，我们深入探讨了模拟集成电路十进制异步计数器的设计和仿真课程设计报告，介绍了其在电子技术中的重要性和应用价值。
数字电路实验 十进制计数与显示电路的设计与仿真 小白发布
目录一．设计目的和设计内容1.1设计目的1.2设计要求二．设计原理2.1计数器2.2集成计时器2.3 常用计时器原理2.4显示与译码2.5 VHDL计数器三.设计方案3.1备选方案3.2设计方案3.3仿真软件的选择四.仿真分析和体会五.致谢六.参考资料摘要:计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。
计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。
一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。
计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。
以下是关于十进制计数器的几种设计方法。
一．设计目的和内容1．本次课程设计应达到的目的：1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题；2、通过查阅手册和相关文献资料，培养学生独立分析和解决问题的能力；3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则；4、学会电路的设计与仿真；5、培养严肃认真的工作作风和严谨的科学态度。
2．本课程设计课题任务的内容和要求（包括原始数据、技术参数、设计要求等）：1、具有10进制计数功能；2、设置外部操作开关，控制计数器的直接清零、启动、和暂停/连续功能；3、计时器为10进制加法计数，计时间隔为1秒；4、并用相关仿真软件对电路进行仿真。
二．设计原理1.计数器计数器是数字系统中用的较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频,定时，产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器，分频器，指令计数器等都要使用计数器。
计数器的种类很多。
按时序脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制不同可以分为二进制计数器和非二进制计数器；按计数器的数字增减趋势的不同，可分为加法计数器，减法计数器和可逆计数器。
实验一 十进制计数器的设计与仿真 电子科技大学
实验一十进制计数器的设计与仿真一、实验目的熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。
二、实验原理该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。
（1）第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。
（2）第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。
（3）第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。
（4）不完整的条件语句与语句Q1<=Q1+1构成了加1加法器和4位寄存器。
（5）语句（Q1<9）构成了小于比较器，比较器的输出信号控制左侧多路选择器。
（6）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。
三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。
具有5个输入端口（CLK、RST、EN、LOAD、DATA）。
CLK输入时钟信号；RST 起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD 是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。
有两个输出端口（DOUT和COUT）。
DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。
五、实验步骤设计程序：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK;input EN;input RST;input LOAD;input [3:0] DATA;output [3:0] DOUT;output COUT;reg [3:0] Q1 ;reg COUT ;assign DOUT = Q1;always @(posedge CLK or negedge RST) begin if (!RST) Q1 <= 0;else if (EN) beginif (!LOAD) Q1 <= DATA;else if (Q1<9) Q1 <= Q1+1;else Q1 <= 4'b0000;endendalways @(Q1)if (Q1==4'h9) COUT = 1'b1;else COUT = 1'b0;Endmodule设计流程：1．编辑和输入设计文件（1）、新建一个文件夹如D：\CNT10 ,本工程所有文件将存放在此目录中。
实验报告(十进制计数器)
实验四：十进制计数器实验报告
实验日期：2014.4.15 学生姓名：陆小辉（学号：1228402025） 指导老师：黄秋萍 计数器是数字系统中使用最多的时序逻辑电路，其应用非常广泛。
计数器不仅能应用于对时钟脉冲计数，而且应用于定势、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。
一、设计要求：
设计十进制计数器，完成相应功能。
可预置数、可加/减。
二、设计代码如下：
input clk,ldn,clean,enp,ent; input[3:0] i; output [3:0]q; output rco; reg rco; reg [3:0] q; always@(posedge clk or negedge clean) begin if (~clean) begin q=0;rco=0;end else begin casex ({ldn,enp,ent}) 3'b0xx:q=i; 3'b101:if (q>0) q=q-1;else q=9;
3'b110:if (q<9) q=q+1;else begin q=0;rco=1;end default:q=q; endcase end end endmodule
四、仿真波形如下：
续图。
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实验一十进制计数器的设计与仿真
一、实验目的
熟悉QuartusⅡ的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。
二、实验原理
该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。
（1）第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。
（2）第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。
（3）第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。
（4）不完整的条件语句与语句Q1<=Q1+1构成了加1加法器和4位寄存器。
（5）语句（Q1<9）构成了小于比较器，比较器的输出信号控制左侧多路选择器。
（6）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。
三、实验设备与软件平台
实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA
软件平台：Quartus II (32-Bit)、5E+系统
四、实验内容
编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。
具有5个输入端口（CLK、RST、EN、LOAD、DATA）。
CLK输入时钟信号；RST 起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD 是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数
据。
有两个输出端口（DOUT和COUT）。
DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。
五、实验步骤
设计程序：
module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);
input CLK;
input EN;
input RST;
input LOAD;
input [3:0] DATA;
output [3:0] DOUT;
output COUT;
reg [3:0] Q1 ;
reg COUT ;
assign DOUT = Q1;
always @(posedge CLK or negedge RST) begin
if (!RST) Q1 <= 0;
else if (EN) begin
if (!LOAD) Q1 <= DATA;
else if (Q1<9) Q1 <= Q1+1;
else Q1 <= 4'b0000;
end
end
always @(Q1)
if (Q1==4'h9) COUT = 1'b1;
else COUT = 1'b0;
Endmodule
设计流程：
1．编辑和输入设计文件
（1）、新建一个文件夹
如D：\CNT10 ,本工程所有文件将存放在此目录中。
1）输入VHDL源程序
打开QuartusII,选择菜单File->New。
选择Verilog HDL File，输入源程序。
2）文件存盘
选择File->Save As命令，找到已设立的文件夹D：\CNT10，存盘文件名应与实体名一致，存盘为。
当出现语句“do you want to create…..”的对话框，选择“是”自动创建工程。
这里先选择“否”，即暂时不创建工程流程。
下一步手动创建工程。
（2）、创建工程
1）选择菜单File->New project Wizard命令，即弹出工程设置对话框。
单击此对话框右侧的“…”进行设置，第一行的D：\CNT10表示工程所在的工作库文件夹，第二行的CNT10表示此项工程的工程名，第三行是当前工程顶层文件的实体名。
2）将设计文件添加入工程中。
点“…”按钮，在弹出的对话框中选择文件。
单击“Add”按钮。
3）选择目标芯片
器件选择Cyclone系列中的EP1C6Q240C8。
也可以从主菜单Assignments的下拉菜单中点击 Device目标芯片设置窗口。
4）工具设置，此处不进行设置，点击Next
5）结束设置
列出了此工程相关设置情况，点击Finish按钮，出现project nevigator 窗口，显示本工程项目的层次结构和各层次的实体名。
２．全程综合与编译
选择Processing->start compilation，等待一段时间，跳出对话框提示编译成功或有错误，并在信息栏显示错误信息。
３．仿真测试
1）打开波形编辑器
选择File->new,选择vector waveform file。
2）设定仿真时间区域
在Edit->end time，在弹出的窗口time栏处输入50，单位选“us”。
3）波形文件存盘，默认文件名为
4）将此工程CNT10的端口信号名选入波形编辑器中
View->utility windows项的Node Finder选项。
点击“list”。
5）将端口信号名拖入波形编辑器中，拖完信号后可以关掉浮动窗口
6）按键盘上“CTRL+W”，显示全部仿真时间区域。
7）编辑输入波形(输入激励信号)
8) 仿真器参数设置
9）启动仿真器。
提示是否保存，选择“是”，仿真成功后选“确定”。
10) 观察仿真结果
按键盘上“CTRL+W”，在全部仿真时间区域内观察波形，并分析波形图显示的逻辑功能是否正确
点击“start”将配置文件下载，然后进行硬件测试。
功能仿真截图：
仿真波形图
管脚锁定截图
六、实验结果及分析
（1）RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0。
（2）当EN=1，且在时钟CLK的上升沿时刻LODA=0时，4位输入数据DATA=7被加载，在LOAD=1后作为计数器的计数初值，如图所示计数从4加载到7的时序。
计数到9时，COUT输出进位1。
当下一轮计数到2时，尽管出现了加载信号LODA=0，但不加载。
（3）当EN=1，RST=1，LODA=1时，计数正常进行，在计数数据等于9时进位输出高电平。
当计数从7计到8时有一毛刺信号。
七、心得体会
第一次做EDA实验，使用Quartus II感觉很吃力，因为以前都没有接触过电子设计之类的东西。
虽然没有电子基础但还是硬着头皮慢慢去摸索。
经过老师的详细讲解和耐心指导以及同学们的探讨学习，使我对EDA和Quartus II的使
用有了一定的了解。
十进制计数器的设计使用Quartus II的时候要注意程序的准确输入才能够顺利通过综合与编译，才能够继续进行接下来的仿真和下载、测试。