数字钟说明书

目录引言..............................................................................................错误！未定义书签。

1EDA技术介绍 (2)2Verilog HDL介绍 (3)3QuartusII软件简介 (4)3.1软件介绍 (4)3.2界面介绍 (5)3.2.1代码输入界面 (5)3.2.2功能仿真界面 (5)3.2.3波形仿真界面 (6)4系统总体设计 (7)4.1设计思路 (7)4.2系统设计总体框图 (7)5各模块详细设计 (8)5.1计时模块 (8)5.1.124进制计数器的设计 (8)5.1.260进制分计数器 (9)5.1.260进制秒计数器 (11)5.2校时校分模块设计 (12)5.3报时模块设计 (13)5.4分频模块设计................................................................错误！未定义书签。

5.5显示模块设计 (16)5.6顶层模块设计 (16)6硬件测试 (17)7总结 (19)参考文献 (20)引言电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛应用。

随着人们生活环境的不断改善和美化，在许多场合可以看到数字电子钟。

20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。

电子钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。

由于数字集成电技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，因此在许多电子设备中被广泛使用。

随着电子设计自动化(EDA)的发展，电子系统的设计技术和设计工具发生了深刻的变化。

利用硬件描述语言对数字系统的硬件电路进行描述是EDA的关键技术之一。

Verilog HDL语言是目前主流的硬件描述语言之一，它具有很强的电路描述和建模能力，且有与具体硬件电路无关和与设计平台无关的特性，在语言易读性和层次化结构设计方面表现出强大的生命力和应用潜力。

设计要求：（1）根据任务要求确定电路各功能模块；（2）写出设计程序；（3）给出时序仿真结果；（4）最后要有设计总结；1EDA技术介绍EDA(电子线路设计自动化)是以计算机为工作平台、以硬件描述语(HDL)为设计语言、以可编程器件(CPLD/FPGA)为实验载体、以ASIC/SOC芯片为目标器件、进行必要的元件建模和系统仿真的电子产品自动化设计过程。

EDA源于计算机辅助设计，计算机辅助制造、计算机辅助测试和计算机辅助工程。

利用EDA工具，电子设计师从概念、算法、协议开始设计电子系统，从电路设计，性能分析直到PCB版图生成的全过程均可在计算机上自动完成。

EDA代表了当今电子设计技术的最新发展方向，其基本特征是设计人员以计算机为工具，按照自顶向下的设计方法，对整个系统进行方案设计和功能划分，由硬件描述语言完成系统行为级设计，利用先进的开发工具自动完成逻辑编译、化简、分割、综合、优化、布局布线、仿真及特定目标芯片的适配编译和编程下载，这被称为数字逻辑电路的高层次设计方法。

作为现代电子系统设计的主导技术，EDA具有几个明显特征。

(1)用软件设计的方法来设计硬件硬件系统的转换是由有关的开发软件自动完成的，设计输入可以是原理图或Verilog HDL语言，通过软件设计方式的测试，实现对特定功能硬件电路的设计，而硬件设计的修改工作也如同修改软件程序一样快捷方便，设计的整个过程几乎不涉及任何硬件，可操作性、产品互换性强。

(2)基于芯片的设计方法EDA设计方法又称为基于芯片的设计方法，集成化程度更高，可实现片上系统集成，进行更加复杂的电路芯片化设计和专用集成电路设计，使产品体积小、功耗低、可靠性高；可在系统编程或现场编程，使器件编程、重构、修改简单便利，可实现在线升级；可进行各种仿真，开发周期短，设计成本低，设计灵活性高。

(3)自动化程度高EDA技术根据设计输入文件，将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机上自动处理完成，自动生成目标系统，使设计人员不必学习许多深入的专业知识，也可免除许多推导运算即可获得优化的设计成果，设计自动化程度高，减轻了设计人员的工作量，开发效率高。

(4)自动进行产品直面设计EDA技术根据设计输入文件(HDL或电路原理图)，自动地进行逻辑编译、化简、综合、仿真、优化、布局、布线、适配以及下载编程以生成目标系统，即将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机上自动处理完成。

2Verilog HDL语言介绍Verilog是由Gateway设计自动化公司的工程师于1983年末创立的。

当时Gateway设计自动化公司还叫做自动集成设计系统（Automated Integrated Design Systems），1985年公司将名字改成了前者。

该公司的菲尔·莫比（Phil Moorby）完成了Verilog的主要设计工作。

1990年，Gateway设计自动化被Cadence公司收购。

1990年代初，开放Verilog国际（Open Verilog International,OVI）组织（即现在的Accellera）成立，Verilog面向公有领域开放。

1992年，该组织寻求将Verilog 纳入电气电子工程师学会标准。

最终，Verilog成为了电气电子工程师学会1364-1995标准，即通常所说的Verilog-95。

设计人员在使用这个版本的Verilog的过程中发现了一些可改进之处。

为了解决用户在使用此版本Verilog过程中反映的问题，Verilog进行了修正和扩展，这部分内容后来再次被提交给电气电子工程师学会。

这个扩展后的版本后来成为了电气电子工程师学会1364-2001标准，即通常所说的Verilog-2001。

Verilog-2001是对Verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。

目前，Verilog-2001是Verilog的最主流版本，被大多数商业电子设计自动化软件包支持。

2005年，Verilog再次进行了更新，即电气电子工程师学会1364-2005标准。

该版本只是对上一版本的细微修正。

这个版本还包括了一个相对独立的新部分，即Verilog-AMS。

这个扩展使得传统的Verilog可以对集成的模拟和混合信号系统进行建模。

容易与电气电子工程师学会1364-2005标准混淆的是加强硬件验证语言特性的SystemVerilog（电气电子工程师学会1800-2005标准），它是Verilog-2005的一个超集，它是硬件描述语言、硬件验证语言（针对验证的需求，特别加强了面向对象特性）的一个集成。

2009年，IEEE1364-2005和IEEE1800-2005两个部分合并为IEEE1800-2009，成为了一个新的、统一的SystemVerilog硬件描述验证语言（hardware description and verification language,HDVL）。

3QuartusII软件简介3.1软件介绍Quartus II是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL(Altera Hardware支持Description Language)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快、界面统一、功能集中、易学易用等特点。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，Quartus II通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：(1)可利用原理图、结构框图、Verilog HDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；(2)芯片(电路)平面布局连线编辑；(3)LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；(4)功能强大的逻辑综合工具；(5)完备的电路功能仿真与时序逻辑仿真工具；(6)定时时序分析与关键路径延时分析；(7)可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；(8)支持软件源文件的添加和创建，并将它们链接起来生成编程文件；(9)使用组合编译方式可一次完成整体设计流程；(10)自动定位编译错误；(11)高效的期间编程与验证工具；(12)可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；(13)能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。

3.2界面介绍3.2.1代码输入界面代码输入界面如图3-1所示。

图3-1代码输入界面3.2.2功能仿真界面功能仿真界面如图3-2所示。

图3-2功能仿真界面3.2.3波形仿真界面波形仿真界面如图3-3、3-4所示。

图3-3波形赋值界面图3-4波形仿真界面4系统总体设计4.1设计思路电子钟的时钟信号的分、秒都是60进制的计数信号，小时则为24进制的计数信号。

由此，可以设置4个模块，分别为秒模块、分模块和小时模块。

另外，由于电子时钟还要有复位和校准功能，因此还要调时模块。

而这些功能可以通过计数器的相关功能来实现，首先开关打开后，秒模块开始计时，每当计满一个周期后会向下一个分模块产生进位信号，同时向秒模块发出重置信号，分模块也开始计时。

当分模块计满一个周期后，同样向小时模块产生进位信号并向本模块发出重置信号，以此来实现24小时的计时功能。