第五章 存储器接口(最新)
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第五章-半导体存储器及其接口PPT课件
一. SRAM的接口特性 三. EPR0M的接口特性 五. 存储器片选控制方法
二.SRAM与CPU的连接方法 四. EPR0M与CPU的连接方法 - 六. 存储器与CPU连接时应注意的1 问题
第一节 概
述
一、存储器的分类
按在系统中的地位
主存储器：存放当前运行所需信息。速度快， 容量小，价格高。
辅助存储器：存放当前暂不参与运行的文件、 数据。 容量大、价格低、速度慢。
0BFFFH
0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 00
0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 11
系统片
6264地址线13根
选译码
存储器片内译码
-
16
A0～A12
A13 A14 A15 A16～A19
8088 主控板
MEMW MEMR D0～D7
A0~A11 2732
D0~D7
2732逻辑关系图
CE
OE/Vpp
CE
Vcc
0
GND 0
0
0
A7
A6
A5 A4
A3
A2 A1
2732
A0
IO 0
IO 1
IO 2 GND
2732引脚排列图
Vcc A8 A9 A11
O E /V p p A10 CE IO 7 IO 6
IO 5 IO 4 IO 3
OE/Vpp 0 1
掩膜ROM
EEPROM
FIFO（先进先出）用于队列电路和多级缓冲寄存器
CCD(电荷耦合器件)以串行方式工作,存取时间与位置有关
MBM(磁泡存储器）
半导体存储器的特点：
第五章 存储器接口设计与应用
综上所述，一个较大的存储系统是由各种不同类 型的存储设备构成，是一个具有多级层次结构的 存储系统。该系统既有与CPU相近的速度，又有 极大的容量，而成本又是较低的。其中高速缓存 解决了存储系统的速度问题，辅助存储器则解决 了存储系统的容量问题。采用多级层次结构的存 储器系统可以有效的解决存储器的速度、容量和 价格之间的矛盾。
5.2.2 SDRAM工作原理
SDRAM在系统中主要用作程序的运行空间、数据 及堆栈区。当系统启动时，CPU首先从复位地址 0x0处读取启动代码，在完成系统的初始化后，程 序代码调入SDRAM中运行以提高系统的运行速度 ，同时，系统及用户堆栈、运行数据也都放在 SDRAM中。 SDRAM存储一个位的消息只需要一只晶体管，但 是需要周期性地充电，才能使保存的信息不消失 。 SDRAM共用它的行、列地址线，行地址和列地址 的选通分别有行地址选通引脚CAS和列地址选通 引脚RAS来进行分时控制。
3
5.1 存储器概述
存储器是计算机系统中的记忆设备，用来存放程 序和数据。CPU执行指令，而存储器为CPU存放 指令和数据，从物理层面上来说，存储器系统是 一个线性的字节数组，而CPU可以访问每个存储 器位置。计算机中全部信息，包括插入的原始数 据、计算机程序、中间运行结果和最终运行结果 都保存在存储器中，它根据控制器指定的位置存 入和取出信息。有了存储器，计算机才有记忆功 能，才能保证正常工作。
S5PV210的引导区分为两部分，分别是0x00000x1FFF_FFFF和0XD002_0000-0xD003_7FFF的空 间。系统上电后，从引导区开始执行Boot Loader 程序。 S5PV210的SROM分为6个Bank，每个Bank有 128MB。可以支持8/16位的NOR Flash、PROM和 SRAM存储器，并且支持8/16位的数据总线。 比较特殊的是Bank0，它只支持16位带宽，不能改 变。
五章存储器ppt课件
CS 6116 WE ③ D7～ D0
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
第五章存储器习题(可编辑修改word版)
第五章存储器及其接口1.单项选择题（1）DRAM2164(64K╳1)外部引脚有（）A.16 条地址线、2 条数据线B.8 条地址线、1 条数据线C．16 条地址线、1 条数据线 D.8 条地址线、2 条数据线(2)8086 能寻址内存贮器的最大地址范围为()A.64KBB.512KBC.1MBD.16KB（3）若用1K╳4b的组成2K╳8b的RAM，需要（）。
A．2 片 B.16 片 C.4 片 D.8 片（4）某计算机的字长是否 2 位，它的存储容量是 64K 字节编址，它的寻址范围是（）。
A．16K B.16KB C.32K D.64K（5）采用虚拟存储器的目的是（）A．提高主存的速度 B.扩大外存的存储空间C．扩大存储器的寻址空间 D.提高外存的速度（6）RAM 存储器器中的信息是（）A．可以读/写的 B.不会变动的C.可永久保留的D.便于携带的（7）用2164DRAM 芯片构成8086 的存储系统至少要（）片A．16 B.32 C.64 D.8（8）8086 在进行存储器写操作时，引脚信号 M/IO 和 DT/R 应该是（）A．00 B。
01 C。
10 D。
11（9）某SRAM 芯片上，有地址引脚线12 根，它内部的编址单元数量为（）A．1024 B。
4096 C。
1200 D。
2K（11）Intel2167(16K╳1B)需要（）条地址线寻址。
A．10 B.12 C.14 D.16（12）6116（2K╳8B）片子组成一个 64KB 的存贮器，可用来产生片选信号的地址线是（）。
A．A0~A10B。
A~A15C。
A11~A15D。
A4~A19（13）计算一个存储器芯片容量的公式为（）A．编址单元数╳数据线位数B。
编址单元数╳字节C．编址单元数╳字长D。
数据线位数╳字长（14）与 SRAM 相比，DRAM（）A．存取速度快、容量大B。
存取速度慢、容量小C．存取速度快，容量小D。
存取速度慢，容量大（15）半导动态随机存储器大约需要每隔（）对其刷新一次。
第5章半导体存储器及其接口ppt课件
片选：使某一芯片的CS为有效来选中该
芯片。
➢ 字选：在被选中的芯片内部再选择某一
➢
存储单元。
片选信号由存储器芯片的外部译码电路产生， 需设计。
字选信号由存储器芯片的内部译码电路产生， 无需设计。
存储器的地址选择方法由三种： ① 线性选择法； ② 全译码选择法； ③ 部分译码选择法。
1. 线性选择法 直接用CPU地址总线中的某一高位线作为存
片选
片内译码
X…X 0 0 (选中第一组)
0 0 0 … 0 0 …0 1 1 1… 1 1 …1
5.4.2 数据线及控制线的衔接
1. 数据线的衔接 假设存储芯片的数据线根数与CPU一样，那么直
接相连；假设存储芯片的数据线比CPU少，那么要进 展位扩展。 2. 控制线的衔接
CPU与存储器相关的控制信号有：存储器恳求信 号〔如8086的M/IO〕和读写控制信号〔RD、WR〕。 这些控制信号可以参与译码控制，也可直接与存储芯 片的控制输入端相连。总的原那么是能正确确定存储 器的读写形状，使CPU能顺利完成呼应的读写操作。
➢ 集中刷新 ➢ 在信息保管允许的时间范围〔如2ms〕 ➢ 内，集中一段时间对一切根本存储单元 ➢ 一行一行地顺序进展刷新。 ➢ 分散刷新 ➢ 每隔一段时间刷新一次，刷新操作与 ➢ CPU操作无关。 ➢ 异步刷新 ➢ 在一个指令周期中，利用CPU不进展访 ➢ 问存储器操作时进展刷新的方法。
图5-7 DRAM控制器逻辑图
DRAM是利用电容存储电荷的原理保管信息的。 为防止电容逐渐放电使信息丧失，DRAM需求在预 定的时间内不断进展刷新。
所谓刷新就是把写入到存储单元的数据读出， 经过放大器放大后再写入该单元。
DRAM的刷新是一行一行进展的，每刷新一行 的时间称为刷新周期。刷新的方式有三种：集中刷 新、分散刷新和异步刷新。
第五章 存储器
微 机 原 理 汇 编 接 口 技 术
部分译码
部分片外地址参与译码 线路较简单 地址有重叠
第 19 页
存储器与CPU的连接 的连接 存储器与
微 机 原 理 汇 编 接 口 技 术
线选
个别片外地址线直接连至存储芯片的片选输入端 有大量的地址重叠 只适用于小存储容量需求的场合
第 20 页
存储器与CPU的连接 的连接 存储器与
微 机 原 理 汇 编 接 口 技 术
16位系统的连接
第 21 页
存储器与CPU的连接 的连接 存储器与
微 机 原 理 汇 编 接 口 技 术
第 22 页
存储器与CPU的连接 的连接 存储器与
微 机 原 理 汇 编 接 口 技 术
第 23 页
存储器与CPU的连接 的连接 存储器与
微 机 原 理 汇 编 接 口 技 术
微 机 原 理 汇 编 接 口 技 术
第 26 页
存储器空间的分配和使用
微 机 原 理 汇 编 接 口 技 术
实模式
8086的工作模式，20条地址线能寻址1MB的空间 逻辑地址——段地址：偏移地址 实际地址——段地址×16+偏移地址
所有的系统开机后首先进入实模式
第 27 页
存储器空间的分配和使用
第4 页
存储器概述
微 RAM 机 SRAM 原 DRAM 理 ROM MROM 汇 PROM 编 EPROM 接 EEPROM 口 技 术
第5 页
存储器概述
微 存储器的引脚特征 机 地址线 原 数据线 片选 理 输出允许 汇 读/写控制 编 接 口 技 术
第6 页
随机存取存储器RAM 随机存取存储器
微 XMS，扩充存储器 机 将扩充存储器分为若干个16KB的数据页，同一时刻可将四页COPY 至UMB中的页框内进行处理 原 利用EMM386.EXE，将扩展存储器模拟成扩充存储器使用 理 速度相对较慢 汇 编 接 口 技 术
部分译码
部分片外地址参与译码 线路较简单 地址有重叠
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存储器与CPU的连接 的连接 存储器与
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线选
个别片外地址线直接连至存储芯片的片选输入端 有大量的地址重叠 只适用于小存储容量需求的场合
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16位系统的连接
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存储器与CPU的连接 的连接 存储器与
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存储器与CPU的连接 的连接 存储器与
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存储器空间的分配和使用
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实模式
8086的工作模式，20条地址线能寻址1MB的空间 逻辑地址——段地址：偏移地址 实际地址——段地址×16+偏移地址
所有的系统开机后首先进入实模式
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存储器空间的分配和使用
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存储器概述
微 RAM 机 SRAM 原 DRAM 理 ROM MROM 汇 PROM 编 EPROM 接 EEPROM 口 技 术
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存储器概述
微 存储器的引脚特征 机 地址线 原 数据线 片选 理 输出允许 汇 读/写控制 编 接 口 技 术
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随机存取存储器RAM 随机存取存储器
微 XMS，扩充存储器 机 将扩充存储器分为若干个16KB的数据页，同一时刻可将四页COPY 至UMB中的页框内进行处理 原 利用EMM386.EXE，将扩展存储器模拟成扩充存储器使用 理 速度相对较慢 汇 编 接 口 技 术
第五章存储器原理与接口1共54页PPT资料
存储体：是存储芯片的主体，由基本存储元按 照一定的排列规律构成。
矩阵译码电路
地 址 译码器 线
列线
行线
译码器
地址线
5.3、8086CPU总线产生
一、8086CPU的管脚及功能
8086是16位CPU。它采用高性能的N— 沟道，耗尽型负载的硅栅工艺(HMOS)制 造。由于受当时制造工艺的限制，部分管 脚采用了分时复用的方式，构成了40条管 脚的双列直插式封装
1、容量存储容量
存储器可以容纳的二进制信息量称为存 储容量（寻址空间，由CPU的地址线决 定）
实际存储容量：在计算机系统中具体 配置了多少内存。
2、存取速度 存取时间是指从启动一次存储器操作到
完成该操作所经历的时间，又称为读写 周期。
SDRAM: 12ns 10ns 8ns RDRAM: 1ns 0.625ns
/DEN 0 DT/R 1 AD15-0 16 8086
8 AD15-8
74LS245*2
/OE
T B7-0 8
A7-0
D15-8
8 AD7-0
/OE
T B7-0 8
A7-0
D7-0
1、如果CPU输出数据，DT/R＝1，三态门方向为AB, 如果CPU输入数据，DT/R＝0，三态门方向为BA；
来作为地址锁存器的锁存控制信号。
触发类型：上升沿，下降沿，高电平，低电平
ALE 4
A 19-16/ S 6-3
8086
16 A D 15-0
/STB O 3-0
D 3-0
74LS373*3
/STB
8 A D 15-8
O 7-0 D 7-0
A 19-16 A 15-8
/STB
矩阵译码电路
地 址 译码器 线
列线
行线
译码器
地址线
5.3、8086CPU总线产生
一、8086CPU的管脚及功能
8086是16位CPU。它采用高性能的N— 沟道，耗尽型负载的硅栅工艺(HMOS)制 造。由于受当时制造工艺的限制，部分管 脚采用了分时复用的方式，构成了40条管 脚的双列直插式封装
1、容量存储容量
存储器可以容纳的二进制信息量称为存 储容量（寻址空间，由CPU的地址线决 定）
实际存储容量：在计算机系统中具体 配置了多少内存。
2、存取速度 存取时间是指从启动一次存储器操作到
完成该操作所经历的时间，又称为读写 周期。
SDRAM: 12ns 10ns 8ns RDRAM: 1ns 0.625ns
/DEN 0 DT/R 1 AD15-0 16 8086
8 AD15-8
74LS245*2
/OE
T B7-0 8
A7-0
D15-8
8 AD7-0
/OE
T B7-0 8
A7-0
D7-0
1、如果CPU输出数据，DT/R＝1，三态门方向为AB, 如果CPU输入数据，DT/R＝0，三态门方向为BA；
来作为地址锁存器的锁存控制信号。
触发类型：上升沿，下降沿，高电平，低电平
ALE 4
A 19-16/ S 6-3
8086
16 A D 15-0
/STB O 3-0
D 3-0
74LS373*3
/STB
8 A D 15-8
O 7-0 D 7-0
A 19-16 A 15-8
/STB
存储器及其接口技术PPT课件
最新课件
15
图 6116引脚和功能框图
最新课件
16
3.标准的静态RAM集成电路 典型的静态SRAM集成电路芯片如下所示：
SRAM 密度/位 组成/(单元数x位数) SRAM 密度/位 组成/(单元数x位数)
6116 6264 81C81
16K 64K 256K
2K×8 8K×8 256K×1
81C84 62256 628128
最新课件
10
4.可靠性 微型计算机要正确地运行，要求存储器系统具有很高的
可靠性，因为内存的任何错误都可能使计算机无法工作。而 存储器的可靠性直接与构成它的芯片有关。
存储器的可靠性用平均无故障时间MTBF来表征，它表示 两次故障之间的平均时间间隔，MTBF越长，其可靠性越高。 目前所用的半导体存储器芯片平均无故障时间MTBF大概为 5×106～1×108小时。
12
图 六管静态RAM基本存最储新课电件路
图中T1T2是放大管 ,T3T4是负载管,T1 ～T4管组成双稳态 触发器。T5T6是控 制管，T7T8也是控 制管，它们为同一 列线上的存储单元 共用。
若T1截止,则A点为高 电平,使T2导通,于是 B点为低电平，保证 T1截止。反之,T1导 通而T2截止，这是另 一个稳定状态。因此 ，可用T1管的两种状 态表示“1”或“0” 。可见,SRAM保存信 息的特点是与这个双 稳态触发器的稳定状 态密切相关的。
A0-A7：地址信号的输入引脚，分
16 VSS 时接收CPU送来的8位行、列地址；
15 14 13
CAS DOUT A6
RAS ：行地址选通信号输入引脚，
低电平有效，兼作芯片选择信号。
CAS ：列地址选通信号输入引脚， 低电平有效，表明当前正在接收的
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择信号，实现对片内存储单元的选址。 ② 控制逻辑电路：
接收片选信号CS及来自CPU的读/写控制信号，形成芯 片内部控制信号，控制数据的读出和写入。 ③ 数据缓冲器： 寄存来自CPU的写入数据或从存储体内读出的数据。 ④ 存储体： 是存储芯片的主体，由基本存储元按照一定的排列规 律构成。
5.2 存储器接口技术
④ 选用合适器件，画出译码电路图。
例1：
某微机系统地址总线为16位，实际存储器容量为 16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB 的EPROM,RAM采用1KB的RAM,试设计译码电路.
设计的一般步骤:
① 该系统的寻址空间最大为64KB，假定实际存储器 占用最低16KB的存储空间，即地址为 0000H~3FFFH。其中0000H~1FFFH为EPROM区， 2000H~3FFFH为RAM区。
系统对存储器的要求是容量大、速度快、成本 低，但这三者在同一个存储器中不可兼得。 2.解决：
采用分级存储器结构，通常将存储器分为高速 缓冲存储器、主存储器和外存存储器三级。
CPU M1
中 央
快存
处
理
器
M2
M3
主
外
存
存
图5.1 三级存储器的结构示意图
5.1 半导体存储器
一、半导体存储器的分类 1.半导体存储器的分类
④ 根据地址位图，可考 虑用3-8译码器完成一次 译码，用适当逻辑门完成 二次译码。
A11 A12 A13 A14 A15
+5V
A10
74LS138 Y0
A
Y1
B译
Y2
C
Y3
码
Y4
G2A
Y5
G2B 器Βιβλιοθήκη Y6G1Y71
(1)
(2) 去4片 (3) EPROM
(4)
(5) ≥1
(6)
≥1
(7) ≥1
(8) ≥1
存储器级 制造工艺 存取方式
主存储器 MOS型
高速缓冲 双极型 存储器 MOS型
RAM
ROM RAM RAM
电路性能 静态RAM 动态RAM 一次成型ROM 可擦可编ROM 静态RAM 静态RAM
二、半导体存储器的主要性能指标 衡量半导体存储器性能的主要指标有存储容量、存取
时间、功能和可靠性。 1.存储容量
一、EPROM与CPU的接口
目前广泛使用的典型EPROM芯片有Intel公司生 产的2716、2732、2764、27128、27256、27512 等;分别有27,28,29系列; 其容量分别为2K×8位至64K×8,512K×8 位; 封装形式:前两种为24脚双列可直插式封装，后 几种为28脚双列直插式封装。另外有贴片封装.
a. 双极型存储器; b. MOS型存储器
2.按存取方式分类
（1）随机存取存储器RAM a. 静态RAM b. 动态RAM
（2）只读存储器ROM
a. 掩模式ROM; b. 熔炼式可编程的PROM， c. 可用紫外线擦除、可编程的EPROM; d. 可用电擦除、可编程的E2PROM等。
表6.1列出了微机系统中最常用的半导体存储器。
(9)
≥1 (10)
≥1
(11) ≥1
(12) ≥1
去8片 RAM
图6.10 片选控制译码电路图
三、存储器与控制总线、数据总线的连接
1.存储器与控制总线的连接
A. ROM的CS-信号 B. RAM的CS-,OE-(RD-),WE-(WR-)信号;
2.存储器与数据总线的连接
D0~D7,
D0~D15
5.3 主存储器接口
第六章 存储器接口
5.1 半导体存储器 5.2 存储器接口技术 5.3 主存储器接口 5.4 高速缓冲存储器接口
本章重点：
5.2 存储器接口技术 5.3 主存储器接口
本章难点：
5.4 存储器的设计及扩展 学时数:6学时
问题的引出：
存储器是微型计算机系统中用来存放程序和数 据的基本单元或设备。 1.要求：
4.可靠性 可靠性一般是指对电磁场及温度变化等的抗干扰
能力，一般平均无故障时间为数千小时以上。 三、存储芯片的的组成
0
0
地
1
1
数
址
存储
据
n位 译
矩阵
缓
地址 码 2n-1
m
冲
器
器
m位 数据
CS 控制 逻辑
R/W
图6.2 存储芯片组成示意图
① 地址译码器： 接收来自CPU的n位地址，经译码后产生2n个地址选
A0~A9
（1） 1KB
（2） 1KB
（3） 1KB
（3） 1KB
CS
CS
CS
CS
1 A10 A11 A11 A13
1
1
1
图6.4 线选结构示意图
（2）全译码法 采用全译码方式寻址64KB容量存储的结构示
意图如图6.5所示.可见，全译码法可以提供对 全存储空间的寻址能力。当存储器容量小于可 寻址的存储空间时，可从译码器输出. （3）部分译码法(p119) (4) 混合译码法 (p120)
A0~A12
8KB
8KB
8KB
(1)
(2)
(8)
CS
CS
CS
Y0
A13~A15
3-8
Y1
译码器
Y7
图6.5 全译码法结构示意图
2、地址译码电路和的设计 存储器地址译码电路的设计一般遵循如
下步骤：
① 根据系统中实际存储器容量，确定存储器在整 个寻址空间中的位置； ② 根据所选用存储芯片的容量，画出地址分配图或 列出地址分配表； ③ 根据地址分配图或分配表确定译码方法并画出相 应的地址位图；
一、存储器接口应考虑的几个问题
1. 存储器与CPU之间的时序配合; 2. CPU总线负载能力; 3. 存储芯片的选用.
二、存储器地址译码方法
1.片选控制的译码方法 常用的片选控制译码方法有线选法、全译码
法、部分译码法和混合译码法等。
（1）线选法
当存储器容量不大，所使用的存储芯片数量不多，而 CPU寻址空间远远大于存储器容量时，可用高位地址线直 接作为存储芯片的片选信号，每一根地址线选通一块芯 片，这种方法称为选法。
0000H 2000H
3FFFH 4000H
2KB 2KB 2KB ROM区
2KB
1KB 1KB 1KB 1KB RAM区 1KB 1KB 1KB 1KB
图6.8 地址分配图
② 根据所采用的存储芯 片容量，可画出地址分配 图如6.8所示；地址分配 表如表6.4所示。
③ 确定译码方法并画出 相应的地址位图。
存储容量是指存储器所能存储二进制数码的数量，即 所含存储元的总数。例如，某存储芯片的容量为1024×4， 即该芯片有1024个存储单元，每个单元4位代码。 2.存取时间
存取时间是指从启动一次存储器操作到完成该操作所 经历的时间，有时又称为读写周期。 3.功耗 功耗通常是指每个存储元消耗功率的大小，单位为微瓦/ 位（µW/位）或者毫瓦/位（mW/位）
接收片选信号CS及来自CPU的读/写控制信号，形成芯 片内部控制信号，控制数据的读出和写入。 ③ 数据缓冲器： 寄存来自CPU的写入数据或从存储体内读出的数据。 ④ 存储体： 是存储芯片的主体，由基本存储元按照一定的排列规 律构成。
5.2 存储器接口技术
④ 选用合适器件，画出译码电路图。
例1：
某微机系统地址总线为16位，实际存储器容量为 16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB 的EPROM,RAM采用1KB的RAM,试设计译码电路.
设计的一般步骤:
① 该系统的寻址空间最大为64KB，假定实际存储器 占用最低16KB的存储空间，即地址为 0000H~3FFFH。其中0000H~1FFFH为EPROM区， 2000H~3FFFH为RAM区。
系统对存储器的要求是容量大、速度快、成本 低，但这三者在同一个存储器中不可兼得。 2.解决：
采用分级存储器结构，通常将存储器分为高速 缓冲存储器、主存储器和外存存储器三级。
CPU M1
中 央
快存
处
理
器
M2
M3
主
外
存
存
图5.1 三级存储器的结构示意图
5.1 半导体存储器
一、半导体存储器的分类 1.半导体存储器的分类
④ 根据地址位图，可考 虑用3-8译码器完成一次 译码，用适当逻辑门完成 二次译码。
A11 A12 A13 A14 A15
+5V
A10
74LS138 Y0
A
Y1
B译
Y2
C
Y3
码
Y4
G2A
Y5
G2B 器Βιβλιοθήκη Y6G1Y71
(1)
(2) 去4片 (3) EPROM
(4)
(5) ≥1
(6)
≥1
(7) ≥1
(8) ≥1
存储器级 制造工艺 存取方式
主存储器 MOS型
高速缓冲 双极型 存储器 MOS型
RAM
ROM RAM RAM
电路性能 静态RAM 动态RAM 一次成型ROM 可擦可编ROM 静态RAM 静态RAM
二、半导体存储器的主要性能指标 衡量半导体存储器性能的主要指标有存储容量、存取
时间、功能和可靠性。 1.存储容量
一、EPROM与CPU的接口
目前广泛使用的典型EPROM芯片有Intel公司生 产的2716、2732、2764、27128、27256、27512 等;分别有27,28,29系列; 其容量分别为2K×8位至64K×8,512K×8 位; 封装形式:前两种为24脚双列可直插式封装，后 几种为28脚双列直插式封装。另外有贴片封装.
a. 双极型存储器; b. MOS型存储器
2.按存取方式分类
（1）随机存取存储器RAM a. 静态RAM b. 动态RAM
（2）只读存储器ROM
a. 掩模式ROM; b. 熔炼式可编程的PROM， c. 可用紫外线擦除、可编程的EPROM; d. 可用电擦除、可编程的E2PROM等。
表6.1列出了微机系统中最常用的半导体存储器。
(9)
≥1 (10)
≥1
(11) ≥1
(12) ≥1
去8片 RAM
图6.10 片选控制译码电路图
三、存储器与控制总线、数据总线的连接
1.存储器与控制总线的连接
A. ROM的CS-信号 B. RAM的CS-,OE-(RD-),WE-(WR-)信号;
2.存储器与数据总线的连接
D0~D7,
D0~D15
5.3 主存储器接口
第六章 存储器接口
5.1 半导体存储器 5.2 存储器接口技术 5.3 主存储器接口 5.4 高速缓冲存储器接口
本章重点：
5.2 存储器接口技术 5.3 主存储器接口
本章难点：
5.4 存储器的设计及扩展 学时数:6学时
问题的引出：
存储器是微型计算机系统中用来存放程序和数 据的基本单元或设备。 1.要求：
4.可靠性 可靠性一般是指对电磁场及温度变化等的抗干扰
能力，一般平均无故障时间为数千小时以上。 三、存储芯片的的组成
0
0
地
1
1
数
址
存储
据
n位 译
矩阵
缓
地址 码 2n-1
m
冲
器
器
m位 数据
CS 控制 逻辑
R/W
图6.2 存储芯片组成示意图
① 地址译码器： 接收来自CPU的n位地址，经译码后产生2n个地址选
A0~A9
（1） 1KB
（2） 1KB
（3） 1KB
（3） 1KB
CS
CS
CS
CS
1 A10 A11 A11 A13
1
1
1
图6.4 线选结构示意图
（2）全译码法 采用全译码方式寻址64KB容量存储的结构示
意图如图6.5所示.可见，全译码法可以提供对 全存储空间的寻址能力。当存储器容量小于可 寻址的存储空间时，可从译码器输出. （3）部分译码法(p119) (4) 混合译码法 (p120)
A0~A12
8KB
8KB
8KB
(1)
(2)
(8)
CS
CS
CS
Y0
A13~A15
3-8
Y1
译码器
Y7
图6.5 全译码法结构示意图
2、地址译码电路和的设计 存储器地址译码电路的设计一般遵循如
下步骤：
① 根据系统中实际存储器容量，确定存储器在整 个寻址空间中的位置； ② 根据所选用存储芯片的容量，画出地址分配图或 列出地址分配表； ③ 根据地址分配图或分配表确定译码方法并画出相 应的地址位图；
一、存储器接口应考虑的几个问题
1. 存储器与CPU之间的时序配合; 2. CPU总线负载能力; 3. 存储芯片的选用.
二、存储器地址译码方法
1.片选控制的译码方法 常用的片选控制译码方法有线选法、全译码
法、部分译码法和混合译码法等。
（1）线选法
当存储器容量不大，所使用的存储芯片数量不多，而 CPU寻址空间远远大于存储器容量时，可用高位地址线直 接作为存储芯片的片选信号，每一根地址线选通一块芯 片，这种方法称为选法。
0000H 2000H
3FFFH 4000H
2KB 2KB 2KB ROM区
2KB
1KB 1KB 1KB 1KB RAM区 1KB 1KB 1KB 1KB
图6.8 地址分配图
② 根据所采用的存储芯 片容量，可画出地址分配 图如6.8所示；地址分配 表如表6.4所示。
③ 确定译码方法并画出 相应的地址位图。
存储容量是指存储器所能存储二进制数码的数量，即 所含存储元的总数。例如，某存储芯片的容量为1024×4， 即该芯片有1024个存储单元，每个单元4位代码。 2.存取时间
存取时间是指从启动一次存储器操作到完成该操作所 经历的时间，有时又称为读写周期。 3.功耗 功耗通常是指每个存储元消耗功率的大小，单位为微瓦/ 位（µW/位）或者毫瓦/位（mW/位）