计算机组成原理课程设计-位同步时钟提取电路设计与实现
浙江理工大学计算机组成原理课程设计报告
计算机组成原理课程设计报告(2013/2014第二学期------第19周)指导教师：许建龙张芳班级：12计科2班姓名：学号：计算机组成原理大型实验任务书（计算机12级1、2、3班和实验班）一、实验目的：深入了解计算机各种指令的执行过程，以及控制器的组成，指令系统微程序设计的具体知识，进一步理解和掌握动态微程序设计的概念；完成微程序控制的特定功能计算机的指令系统设计和调试。
二、实验说明：要进行这项大型实验，必须清楚地懂得：（1）TEC-2机的功能部件及其连接关系；（2）TEC-2机每个功能部件的功能与具体组成；（3）TEC-2机支持的指令格式；（4）TEC-2机的微指令格式，AM2910芯片的用法；（5）已实现的典型指令的执行实例，即相应的微指令与其执行次序的安排与衔接；（6）要实现的新指令的格式与功能。
三、实验内容：选定指令格式、操作码，设计如下指令：（1）把用绝对地址表示的内存单元A中的内容与内存单元B中的内容相加，结果存于内存单元C中。
指令格式：D4××，ADDR1，ADDR2，ADDR3 四字指令（控存入口100H）功能： [ADDR3]=[ADDR1]+[ADDR2]（2）将一通用寄存器内容减去某内存单元内容，结果放在另一寄存器中。
指令格式：E0 DR SR，ADDR （SR，DR源、目的寄存器各4位）双字指令（控存入口130H）功能： DR=SR - [ADDR]（3）转移指令。
判断两个通用寄存器内容是否相等，若相等则转移到指定绝对地址，否则顺序执行。
指令格式：E5 DR SR，ADDR 双字指令（控存入口140H）功能： if DR==SR goto ADDR else 顺序执行。
设计：利用指令的CND 字段，即IR 10~8，令IR 10~8=101，即CC=Z则当DR==SR 时Z=1，微程序不跳转，接着执行MEM PC （即ADDR PC ） 而当DR!=SR 时Z=0，微程序跳转至A4。
计算机组成原理课程设计报告 完整实现及完整报告
计算机组成原理课程设计报告专业：网络工程学号：学生姓名：指导教师：2012年月日1 课程设计的题目和内容 (3)1.1课程设计的题目 (3)1.2课程设计完成的内容 (3)2 课程设计的基本要求 (3)3 课程设计的具体步骤 (4)3.1完成系统的总体设计 (4)3.2设计控制器的逻辑结构框图 (4)3.3设计机器指令格式和指令系统 (5)3.4设计时序产生器电路 (5)3.5设计微程序流程图 (6)3.6设计操作控制器单元（即微程序控制器） (6)3.7设计单元电路 (7)3.8编写汇编语言源程序 (8)3.9机器语言源程序 (8)3.10编译和功能仿真 (9)3.11主要器件电路图 (9)3.12机器语言源程序的功能仿真波形图及结果分析 (10)4 故障现象和故障分析 (12)5 心得体会 (13)6 软件清单 (13)7 附录表（微程序流程图） (31)1 课程设计的题目和内容1.1 课程设计的题目设计一台嵌入式CISC模型计算机（采用定长CPU周期、联合控制方式），并运行能完成一定功能的机器语言程序进行验证，实现方法如下：●连续输入5个有符号整数（8位二进制补码表示，用十六进制数输入），求最大的负数并输出显示。
说明：①5个有符号数从外部输入；②一定要使用符号标志位（比如说SF），并且要使用为负的时候转移（比如JS）或不为负的时候转移（比如JNS）指令。
第二类（最高成绩为“良”）：采用单数据总线结构的运算器，不采用RAM；1.2 课程设计完成的内容1.完成系统的总体设计，画出模型机数据通路框图；2.设计微程序控制器（CISC模型计算机）的逻辑结构框图；3.设计机器指令格式和指令系统；4.设计时序产生器电路；5.设计所有机器指令的微程序流程图；6.设计操作控制器单元；在CISC模型计算机中，设计的内容包括微指令格式（建议采用全水平型微指令）、微指令代码表（根据微程序流程图和微指令格式来设计）和微程序控制器硬件电路（包括地址转移逻辑电路、微地址寄存器、微命令寄存器和控制存储器等。
实验十八 位同步提取实验
4、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材
1、信号源模块一块
2、⑥号模块一块
3、⑦号模块 一块
4、20M双踪示波器一台
5、频率计（选用）一台
四、验原理
位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴频器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直至获得准确的位同步信号为止。前面讨论的滤波法原理图中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，可以是锁相环路。
2、⑦号模块 一块
3、20M双踪示波器一台
4、频率计（选用）一台
四、实验原理
（一）基本原理
数字通信时，一般总是以一定数目的码元组成一个个的“字”或“句”，即组成一个个的“群”进行传输，因此群同步信号的频率很容易由于位同步信号经分频而得出，但是每群的开头和末尾时刻却无法由分频器的输出决定。群同步的任务就是要给出这个“开头”和“末尾”的时刻。群同步有时也称为帧同步。为了实现群同步，通常有两类方法：一类是在数字信息流中插入一些特殊码组作为每群的头尾标记，接收端根据这些特殊码组的位置就可以实现群同步；另一类方法不需要外加的特殊码组，它类似于载波同步和位同步中的直接法，利用数据码组本身之间彼此不同的特性来实现同步。
七、实验思考题
1、数字锁相环固有频差为△f，允许同步信号相位抖动范围为码元宽度Ts的η倍，求同步保持时间tc及允许输入的NRZ码的连“1”或连“0”个数的最大值。
答：同步保持时间：tc＝1/△f K，允许输入的NRZ码的连“1”或连“0”个数的最大值为η。
实验11 位同步提取实验
实验11 位同步提取实验通信1301王少丹201308030104 一、实验目的1．掌握数字基带信号的传输过程；2．熟悉位定时产生与提取位同步信号的方法。
二、实验仪器1．复接/解复接、同步技术模块，位号I2．时钟与基带数据发生模块，位号：G3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位4．PSK QPSK解调模块，位号C5．100M双踪示波器1台三、实验原理数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。
同步的不良将会导致通信质量的下降，甚至完全不能工作。
通常有三种同步方式：即载波同步、位同步和群同步。
在本实验中主要分析位同步。
实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。
所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。
所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。
这种方法大致可分为滤波法和锁相法。
滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。
锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。
锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。
基于FPGA位同步时钟提取方案的设计
一种基于FPGA的新型位同步时钟提取方案及实现2 位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示：图1 码流滞后于本地时钟△T示意图图2码流超前于本地时钟△T示意图从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。
用VHDL语言描述为：if (code_in’event and code_in=’1’) thenif (code_in and clk)=’1’ thenq<=’1’elseq<=’0’end ifend if程序中输出信号q可作为控制电路的输入信号。
本设计方案的系统框图如图3所示：框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。
控制计数器的计数输出用来控制相位调整选择模块的选择端。
相位调整选择模块由相位调整和相位选择功能。
图3 系统功能框图3 设计实现依据图3系统功能框图，利用Altera 公司的Quartus II 设计软件，采用自顶向下的模块化设计方法，用VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。
本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个与门和一个D触发器就可以实现，如图4 所示。
图中的的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。
控制计数器设计使用QuartusII的MegaWizard Plug_InManager工具来实现一个简单的双向数器，计数方向由鉴相器输出q控制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。
数字通信系统课程设计说明书_位同步信号提取电路功能模块的设计与建模
课程设计任务书学生姓名：专业班级：指导教师：阙大顺王虹工作单位：信息工程学院题目: 位同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日目录1 软件介绍 (2)2 设计原理 (3)3 设计思路 (4)设计方法 (4)思路流程 (4)4 电路仿真 (6)4.1 码型变换模块 (6)鉴相模块 (7)控制调节模块 (8)5 运行结果与总结 (9)6 总电路图 (10)7 心得体会 (11)8 参考文献 (12)9 成绩评定表 (13)1 Xilinx ISE软件介绍Xilinx ISE硬件设计工具。
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小时数字钟电路设计
12小时数字钟电路设计(共15页) -本页仅作为预览文档封面，使用时请删除本页-沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：12小时数字钟电路设计与实现院（系）：计算机学院专业：计算机科学与技术班级：学号：20姓名：指导教师：胡光元完成日期：2016 年 1月 13 日目录第1章总体设计方案 (1)设计原理 (1)设计思路 (1)设计环境 (1)第2章详细设计方案 (1)算法与程序的设计与实现 (2)流程图的设计与实现 (3)第3章程序调试与结果测试 (4)程序调试 (4)列举出调试过程中存在的问题 (7)程序测试及结果分析 (5)参考文献 (6)附录（源代码） (8)第1章总体设计方案1.1设计原理通过Verilog语言，编写12小时数字钟电路设计与实现的Verilog程序，一般的做法是底层文件用verilog写代码表示，顶层用写的代码生成的原理图文件链接组成，最后在加上输入输出端口。
采用自上而下的方法，顶层设计采用原理图设计输入的方式。
1.2设计思路1.实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。
2.手动校准。
按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。
1.3设计环境（1）硬件环境•伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由………•COP2000集成调试软件COP2000集成开发环境是为………….（2）EDA环境•Xilinx foundation 设计软件Xilinx foundation 是Xilinx公司的可编程期间………….第2章详细设计方案算法与程序的设计与实现（1）秒钟计时器由于秒计数器为60进制计数器，所以以秒计数器作为示例说明其编程思想。
其中秒计数器模块在程序中为always @(posedge clk)的程序段，由上面分析得秒计数器由一个十进制计数器与一个六进制计数器组成，程序中有second0表示秒计数器低位即10进制计数器，second1表示秒计数器的高位为一个六进制计数器。
位同步提取设计课程设计
位同步提取设计课程设计一、课程目标知识目标：1. 学生能理解位同步的概念，掌握位同步提取的基本原理；2. 学生能够运用所学知识，分析并设计简单的位同步提取电路；3. 学生了解位同步提取在实际通信系统中的应用及其重要性。
技能目标：1. 学生通过实验和仿真，能够实际操作位同步提取过程，提升实践技能；2. 学生能够运用数学工具和分析方法，解决位同步提取中的问题；3. 学生能够小组合作，进行有效沟通，共同完成位同步提取设计方案。
情感态度价值观目标：1. 学生培养对通信原理的兴趣，激发探索精神和创新意识；2. 学生通过学习，认识到科技发展对社会进步的重要性，增强社会责任感；3. 学生在小组合作中，学会尊重他人意见，培养团队协作精神。
课程性质：本课程为通信原理的实践应用课程，结合理论知识和实际操作，提高学生的综合能力。
学生特点：学生为高二年级，已具备一定的电子线路基础和数学分析能力，对通信原理有一定了解。
教学要求：结合学生特点，注重理论与实践相结合，鼓励学生动手实践，培养解决实际问题的能力。
在教学过程中，注重引导学生主动探究，激发学生的学习兴趣和创新能力。
通过小组合作，培养学生团队协作精神和社会责任感。
课程目标分解为具体学习成果，以便于后续教学设计和评估。
二、教学内容本章节教学内容以《通信原理》教材中“位同步提取”章节为基础，结合以下内容展开：1. 位同步提取基本原理：介绍位同步的概念，同步提取的原理和方法，包括插入导频法、自相关法和锁相环法等；- 教材章节：第三章第五节“位同步提取技术”2. 位同步提取电路设计：分析并设计简单的位同步提取电路，包括电路原理、参数计算和应用实例；- 教材章节：第三章第六节“位同步提取电路的设计与应用”3. 位同步提取在实际通信系统中的应用：介绍位同步提取在数字通信、光纤通信等领域的应用；- 教材章节：第三章第七节“位同步提取在实际通信系统中的应用”4. 实践操作与仿真：安排学生进行位同步提取实验，利用相关软件进行仿真，加深对位同步提取原理和电路设计的理解；- 教材章节：第三章实验“位同步提取实验”教学进度安排：第一课时：位同步提取基本原理第二课时：位同步提取电路设计第三课时：位同步提取在实际通信系统中的应用第四课时：实践操作与仿真教学内容科学系统，注重理论与实践相结合，旨在帮助学生掌握位同步提取技术，提高通信原理应用能力。
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沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：位同步时钟提取电路设计与实现院（系）：计算机学院专业：计算机科学与技术班级：34010101学号：*******************指导教师：***完成日期：2015年1月16日沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (2)第2章详细设计方案 (5)2.1顶层方案图的设计与实现 (5)2.1.1位同步提取电路的设计与实现 (5)2.1.2器件的选择与引脚锁定 (6)2.1.3十六进制计数器和鉴相器 (9)2.2功能模块的设计与实现 (9)2.2.1 十六进制计数器模块的设计与实现 (9)2.2.2 鉴相器模块的设计与实现 (10)2.3仿真调试 (11)第3章编程下载与硬件测试 (12)3.1编程下载 (12)3.2硬件测试及结果分析 (13)参考文献 (14)附录 (15)第1章总体设计方案1.1设计原理1 位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示：图1 码流滞后于本地时钟△T示意图图2 码流超前于本地时钟△T示意图从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。
2 本设计方案的系统框图如图3所示：图3 系统功能框图1.2设计思路根据题目要求，设计位同步时钟提取电路，主要采用自上而下地方法，顶层设计为原理图设计输入方式，底层设计为自定义，设计的电路有门电路和触发器等逻辑部件组成，电路主要有分频器，相位选择调整模式，鉴相器，和控制计数器组成，分频器的功能是把一个周期分成了十六份，即一个周期内产生十六个数字，分别分配给十六路电路，放在移位寄存器当中（它当中的数字始终在发生变化），然后由多路选择器选择一路输出。
鉴相器的功能是判断码元信号和本地时钟信号的相位，如果码元信号相对于本地信号是滞后的，则输出q为1，计数器的一个数字由初始相位的值加1，如果码元信号相对于本地信号是超前的，则输出q 为0，计数器的一个数字由初始相位的值减1，直到两个数字的值相等稳定，最后把该数字传给多路选择器用来控制移位寄存器当中某一路数字的输出。
设计电路经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3设计环境（1）硬件环境：伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。
COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。
（2）EDA环境：Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台（如图7所示）功能强大，主要用于百万逻辑门设计。
该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。
其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。
设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。
设计实现工具用于将网络表转化为配置比特流，并下载到器件。
设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。
图 4 Xilinx foundation f3.1设计平台COP2000集成调试软件COP2000 集成开发环境是为COP2000 实验仪与PC机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。
COP2000 集成开发环境界面如图5所示。
图5 COP2000计算机组成原理集成调试软件第2章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现位同步时钟提取电路的设计与实现的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定，如图6所示：图6 位同步始时钟取电路设计与实现的顶层设计方案图2.1.1位同步时钟提取电路设计与实现位同步时钟提取电路的设计与实现由分频器、相位选择调整模式，鉴相器，和控制计数器组成（1）分频器由4个FD芯片组成，它的的功能是把一个周期分成了十六份，即一个周期内产生十六个数字，分别分配给十六路电路。
（2）相位选择调整模式由移位寄存器和多路选择器组成。
移位寄存器是把分频器传过来的数据放在它当中（它当中的数字始终在发生变化），然后由多路选择器选择一路输出。
（3）鉴相器的功能是判断码元信号和本地时钟信号的相位，如果码元信号相对于本地信号是滞后的，则输出q为1，如果码元信号相对于本地信号是超前的，则输出q为0。
(4)计数器的功能是一个数字由初始相位的值加1，如果码元信号相对于本地信号是超前的，则输出q为0，计数器的一个数字由初始相位的值减1，直到两个数字的值相等稳定，最后把该数字传给多路选择器用来控制移位寄存器当中某一路数字的输出。
2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
所选的主要芯片图及其功能如下所述。
3—8译码器芯片如图所示：图7 3—8译码器芯片其功能如表2.1.1所示：表1 3-8译码器功能表A0 A1 A2 E D7 D6 D5 D4 D3 D2 D1D00 0 0 1 0 0 0 0 0 0 0 10 0 1 1 0 0 0 0 0 0 1 00 1 0 1 0 0 0 0 0 1 0 00 1 1 1 0 0 0 0 1 0 0 01 0 0 1 0 0 0 1 0 0 0 01 0 1 1 0 0 1 0 0 0 0 01 1 0 1 0 1 0 0 0 0 0 01 1 1 1 1 0 0 0 0 0 0 0X X X 0 0 0 0 0 0 0 0 0 FD8CE寄存器如图所示：图8 寄存器FD8CE功能表其功能如表2.1.2所示：表2 寄存器FD8CE功能表CE CP CLR Q[7：0]1 上升沿0 Q[7：0]=D[7：0]0 上升沿0 不变X X 1 Q[7：0]=00H比较器芯片如图所示：图9 比较器芯片图其功能如表2.1.3所示：表3 比较器COMP8功能表A[7：0]=B[7：0] EQ=1A[7：0]！=B[7：0] EQ=0（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如表2.1所示。
表4 信号和芯片引脚对应关系相联存储器内部信号图形文件中的输入/输出信号XCV200芯片引脚A[7：0] A[7：0]P94.P95.P96.P97 P100.P101.P102.P103B[7：0] B[7：0] P79.P80.P81.P82 P84.P85.P86.P87CLK CLK P213Q[7：0] Q[7：0] P17.P18.P192.1.3编译、综合、适配利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现位同步时钟提取电路的设计与实现由分频器、相位选择调整模式，鉴相器，和控制计数器组成。
2.2.1 十六进制电路的设计与实现十六进制计数器通过4个T触发器和几个与门和非门电路实现编址功能，此方法是采用了控制时钟信号方式构成4位同步二进制计数器，由于每个触法的T 输入恒定为1，所以只要在每个触发器的时钟输入端加一个时钟脉冲，这个触发器就要翻转一次，由此可知，对于除FF0以外的每个触发器，只有在低位触发器全部为1时，计数脉冲才能通过与门送到这些触发器的输入端而发生翻转。
十六进制电路模块的设计如图10所示：图10.十六进制电路设计图2.2.2 鉴相器的设计与实现本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用与门和一个D触发器就可以实现，如图4 所示。
图中的的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。
下面给出分频器的VHDL语言关键描述语句if(clk'event and clk='1') thenif(count=N-1)then --计数周期count<=0;elsecount<=count+1;if count<(integer(N/2)) then --产生分频脉冲outclk<='0';elseoutclk<='1';end if;end if;end i鉴相器模块的设计如图11所示图11比较器模块设计图2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
（1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数。
清零端CLR清零，CS置高电平，然后依次输入数据0-7（十进制），脉冲手动打入即可。
选定的仿真信号和设置的参数如图12所示。