西电计算机组成原理25
计算机组成原理实验报告 西电版
计算机组成原理实验报告成评语：绩教师：年月日班级：学号：姓名：地点：时间：实验一存储器实验1、F PGA中LPM_ROM定制与读出实验实验课件参考：/CMPUT_EXPMT/E XPERIMENTS/E XPMT3/实验3-1.PPT 实验示例参考：/CMPUT_EXPMT/Experiments/Expmt3 / DEMO_3_1_rom一．实验目的1、掌握FPGA中lpm_ROM的设置，作为只读存储器ROM的工作特性和配置方法。
2、用文本编辑器编辑mif文件配置ROM，学习将程序代码以mif格式文件加载于lpm_ROM中；3、在初始化存储器编辑窗口编辑mif文件配置ROM；4、验证FPGA中mega_lpm_ROM的功能。
二．实验原理ALTERA的FPGA中有许多可调用的LPM (Library Parameterized Modules)参数化的模块库，可构成如lpm_rom、lpm_ram_io、lpm_fifo、lpm_ram_dq的存储器结构。
CPU中的重要部件，如RAM、ROM可直接调用他们构成，因此在FPGA中利用嵌入式阵列块EAB可以构成各种结构的存储器，lpm_ROM是其中的一种。
lpm_ROM有5组信号：地址信号address[ ]、数据信号q[ ]、时钟信号inclock、outclock、允许信号memenable，其参数都是可以设定的。
由于ROM是只读存储器，所以它的数据口是单向的输出端口，ROM中的数据是在对FPGA现场配置时，通过配置文件一起写入存储单元的。
图3-1-1中的lpm_ROM 有3组信号：inclk——输入时钟脉冲；q[23..0]——lpm_ROM的24位数据输出端；a[5..0]——lpm_ROM的6位读出地址。
实验中主要应掌握以下三方面的内容：（1）lpm_ROM的参数设置；（2）lpm_ROM中数据的写入，即LPM_FILE初始化文件的编写；（3）lpm_ROM的实际应用，在GW48_CP+实验台上的调试方法。
西电计算机组成原理26
微指令设计 一、微指令地址的生成
2. 单地址格式
IR
（计数方式， 增量方式）
状态标志
加载 分支 分支 地址 逻辑
K 微程序首地址
多路选择器
PC
加1 复位
跳
转
地
址
CM
硬件代价极低 PC利用率高
分支控制
微指令长度被有效地缩短
IR AC 地址 控制域
图6.13 单地址格式的分支控制逻辑 17
微指令设计 一、微指令地址的生成
13
微指令设计
微指令的一般格式：
地址域：决定如何取得微指令 控制域：微指令的执行
设计微指令需要从两方面考虑：
微指令的长度 → 减少控制器占CPU集成芯片的面积 微指令的执行时间 → 提高CPU的工作速度
14
微指令设计 一、微指令地址的生成
下一条微指令的地址有三种可能： ①由指令寄存器确定的微程序首地址： 每一个指令周期仅出现一次，且仅出现在刚刚获 取一条指令之后。 ②下一条顺序地址 下一条微指令地址＝当前微指令地址＋1 ③分支跳转地址 无条件和条件跳转 两分支和多分支跳转
12
微程序控制原理
三、微程序控制器的一般结构和工作原理
微程序控制器在一个时钟周期内完成如下工作： ① 时序逻辑电路给控制存储器发出read命令； ② 从微地址寄存器AR指定的控存单元读出微指 令，送入微指令寄存器IR； ③ 根据微指令寄存器的内容，产生控制信号，给 时序逻辑提供下条微地址信息； ④ 时序逻辑根据来自微指令寄存器的下条微地址 信息和CPU内外状态，给微地址寄存器加载一 个新的微地址。
3. 可变格式
使任何微指令执行时不存在无用信息：让微指令在
顺序执行时只提供控制信号的产生，需要分支时再
西安电子科技大学_计算机组成与体系结构_第3章运算方法与运算器_课件PPT
17
3.1.1 加减运算 4. n位加法器的实现
2) 先行进位加法器
三级门的延时
P3* G3*
C4
C3
C2
C1
≥1
≥1
≥1
≥1
≥1
＆
＆＆ ＆
＆
＆＆ ＆
＆＆
＆
G3
＆
X3 Y3
P3
≥1
X3 Y3
G2
＆
X2 Y2
P2
≥1
G1 P1
＆ ≥1
G0 P0
＆ ≥1
X2 Y2 X1 Y1 X1 Y1 X0 Y0 X0 Y0 C0
x xxxxxxx
10
3.1.1 加减运算 2. 溢出判断 3) 根据运算结果的符号位和进位标志判别
适用于两同号数求和或异号数求差时判别溢出。溢出 的逻辑表达式为：
VF＝SF⊕CF
0 xxxxxxx 1 xxxxxxx ＋ 0 xxxxxxx ＋ 1 xxxxxxx
c s xxxxxxx c s xxxxxxx
01100010 …98
11000001 … －63 ＋ 11011101 …11111 … 63 ＋ 11011101 … －35
100011100 … 28
7
3.1.1 加减运算 2. 溢出判断
当两个同符号的数相加（或者是相异符号数相减）
时，运算结果可能发生溢出。 00111111 …63
补码一位乘法：校正法，布斯(Booth)法
补码二位乘法
阵列乘法器
适于流水线工作的阵列乘法器
32
3.1.2 乘法运算 1. 原码乘法运算
1) 原码一位乘法的法则 假定被乘数X和乘数Y为用原码表示的纯小数，
电子科技大学计算机组成原理计算机组成原理PPT课件
计算机的硬件
1.2.1 计算机的硬件系统组成CPU
（第3章） 控 制 器
运算器
高速缓存
总
（ 第
线
4 章
主存储器
和
）
输
入
虚拟存储器
输 出
(磁盘设备)
接 口
（第5章）
输入设备 （ 第 6 章
输出设备 ）
第22页/共62页
计算机的一般组成结构为： 运算器+存储器+控制器+输入/
输出设备。
输出结果
执行指令
存储程序
将程序转换为 指令序列
图 计算机的工作流程
第15页/共62页
1.1.2 信息的数字化表示
1. 在计算机中用数字代码表示各种信息 二进制代码
例1 用数字代码表示数据 5 表示为 0 101
- 5 表示为 1 101
第16页/共62页
例2 用数字代码表示字符
A 表示为 1000001
的辅助存储器。 如：磁盘存储器、光盘存储器等，其主要特
点是存储容量大，价格便宜，工作速度较慢。
第34页/共62页
/
………… …………
地 址 寄 存
译 码 器
器
存储体
控制线路
读
数
写 线
据 寄 存
路
器
讨论
存储单元读/写原理、存储器逻辑设计
第35页/共62页
/
………… …………
地 址 寄 存
译 码 器
B 表示为 1000010
例3 用数字代码表示命令、状态
启动
表示为 00
停止
表示为 01
正在工作 表示为 10
2021年西安电子科技大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(有答案)
2021年西安电子科技大学计算机科学与技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。
A.24位B.26位C.28位D.32位2、下列不属于程序控制指令的是（）。
A.无条件转移指令B.条件转移指令C.中断隐指令D.循环指令3、下列关于进制的说法中正确的是（）。
I.任何二进制整数都可用十进制表示Ⅱ.任何二进制小数都可用十进制表示Ⅲ.任何十进制整数都可用二进制表示IⅣ.任何十进制小数都可用二进制表示A.I、ⅢB. I、Ⅱ、ⅢC.I、Ⅱ、Ⅲ、ⅣD.Ⅱ、IV4、假设机器字长为8位（含两位符号位），若机器数DA日为补码，则算术左移一位和算术右移一位分别得（）。
A.B4H EDHB.F4H 6DHC.B5H EDHD.B4H 6DH5、假设编译器规定int 和shot类型长度分别为32位和16位，若有下列C语言语句：unsigned short x=65530；unsigned int y=x；得到y的机器数为（）。
A.00007FFAHB.0000 FFFAHC.FFFF 7FFAHD.FFFF FFFAH6、地址线A15~A0（低），若选取用16K×1位存储芯片构成64KB存储器，则应由地址码（）译码产生片选信号。
A.A15，A14B.A0，AlC.A14，A13D.A1，A27、下列关于页式虚拟存储器的论述，正确的是（）。
A.根据程序的模块性，确定页面大小B.可以将程序放置在页面内的任意位置C.可以从逻辑上极大地扩充内存容量，并且使内存分配方便、利用率高D.将正在运行的程序全部装入内存8、在计算机系统中，作为硬件与应用软件之间的界面是（）。
A.操作系统B.编译程序C.指令系统D.以上都不是9、某计算机主频为1.2GHz，其指令分为4类，它们在基准程序中所占比例及CPI如下表所示。
西安电子科技大学834数据结构、计算机组成原理2021年考研专业课初试大纲
834“数据结构、计算机组成原理”复习参考提纲一、考察目标834 数据结构、计算机组成原理要求考生比较系统地掌握上述专业基础课程的基本概念、基本原理和基本方法，能够综合运用所学的基本原理和基本方法分析、判断和解决有关理论问题和实际问题。
二、考试形式和试卷结构1、试卷满分及考试时间：本试卷满分为150，考试时间为180分钟2、答题方式：闭卷，笔试3、试卷内容结构：数据结构75分、计算机组成原理75分三、考察范围数据结构：【总体要求】“数据结构”要求学生掌握常用数据结构的构造和实现，具备应用数据结构分析、设计和求解实际问题的能力。
要求掌握数据结构的基本概念、基本原理和基本方法；掌握线性结构、树和图的逻辑结构、存储（物理）结构，以及基本操作在不同存储结构上的实现，并能够对基本算法进行时间复杂度和空间复杂度分析；掌握基本的查找和排序方法及其算法实现，并能够利用这些方法对实际问题进行分析和求解，具备采用C或C++或Java等编程语言设计与实现算法的能力。
（一）线性表 1）线性表的基本概念和基本操作2）线性表的顺序存储及实现3）线性表的链式存储及实现4）线性表的应用（二）栈和队列 1）栈和队列的基本概念和基本操作2）栈和队列的存储结构与实现（1）栈的顺序存储及实现（2）栈的链式存储及实现（3）队列的链式存储及实现（4）循环队列的定义及实现3）栈和队列的应用（三）串1）串的基本概念和基本操作2）串的顺序存储、链式存储及实现3）串的模式匹配（1）基本的模式匹配算法（2）KMP模式匹配算法（模式串的next函数计算）（四）数组和广义表1）数组的基本概念和基本操作2）数组的顺序存储3）特殊矩阵的压缩存储、稀疏矩阵的压缩存储4）广义表的基本概念和存储结构（五）树与二叉树1）树的基本概念2）二叉树（1）二叉树的定义及性质（2）二叉树的顺序存储和链式存储（3）二叉树的先序、中序、后序遍历和层序遍历运算（4）线索二叉树的定义与基本运算3）树和森林（1）树的存储结构（2）树（森林）与二叉树的相互转换（3）树和森林的遍历4）哈夫曼（Huffman）树的构造与应用（六）图1）图的基本概念和基本操作2）图的存储结构（1）数组表示法（邻接矩阵表示法）（2）邻接表表示法、逆邻接表表示法（3）邻接多重表（4）十字链表3）图的遍历（1）深度优先遍历（DFS）算法（2）广度优先遍历（BFS）算法4）图的应用（1）最小生成树求解方法（Prim算法、Kruskal算法）（2）最短路径求解方法（Dijkstra算法、Floyd算法）（3）AOV-网和拓扑排序方法（4）AOE-网和关键路径求解方法（七）查找1）查找的基本概念2）静态查找表（1）无序顺序表、有序顺序表（2）顺序查找算法（3）折半查找算法、折半查找判定树的构造3）动态查找表（1）二叉查找树（二叉检索树、二叉排序树）的构造及查找、插入和删除运算（2）平衡二叉树的构造及查找运算（3）B-树的特点及查找运算（4）B+树的基本概念4）哈希表（1）哈希表的基本概念（2）哈希表的构造及查找运算5）查找算法的分析（平均查找长度计算）及应用（八）排序1）排序的基本概念（排序过程中的基本操作、排序算法的时空复杂度及稳定性）2）简单排序方法（1）直接插入排序算法（2）冒泡排序算法（3）简单选择排序算法3）快速排序4）堆排序5）归并排序6）基数排序（1）多关键排序方法（2）链式基数排序方法及特点7）外部排序的基本概念计算机组成原理:【总体要求】“计算机组成原理”要求学生掌握单处理器计算机系统中各部件的内部工作原理、组成结构以及相互连接方式，具有完整的计算机系统的整机概念。
计算机组成原理讲义教材
计算机组成原理课程简介计算机组成原理是讲述计算机的一般结构、组成、原理的课程，本课程的基础课是数字电路、离散数学等，后继课程有计算机系统结构、微机原理等。
选用教材：白中英主编，《计算机组成原理（第三版）》，科学出版社第一章计算机系统概论学习目标·计算机硬件、软件的基本概念·计算机系统的基本组成；·计算机的工作过程；·计算机系统的层次结构。
本章需掌握的主要内容：1.计算机的发展、分类、特点与应用；2.计算机硬件和软件的基本概念；3.计算机硬件系统的组织，各部分的功能及其组成框图；4.计算机的工作过程，即执行指令的过程；5.冯.诺依曼型计算机的设计思想；6.计算机系统的层次结构。
对计算机有一个总体的概念，以便展开后续各章内容。
1．1 计算机的分类和应用1．1．1 计算机的分类计算机分类：模拟：处理在时间和数值上连续的量数字：处理离散的量数字计算机分类：专用计算机：如工控机、DSP、IOP等通用计算机：GPP通用机分类：巨型机（Super-Computer）、大型机（Mainframe）、中型机（Medium-size Computer）、小型机（minicomputer）、微型机（microcomputer）、单片机（Single-Chip Computer）1．1．2 计算机的应用·科学计算：传统方式：工作量大、人工处理慢·自动控制：数控机床、流水线控制·测量和测试：提高精度、在恶劣条件下的测量·信息处理：·教育和卫生：计算机辅助教学（CAI）、多媒体教室、CT（Computerized tomography）·家用电器：·人工智能1．2 计算机的硬件1．2．1 数字计算机的硬件组成概念：存储单元、地址、存储容量、外存储器、内存储器、指令、程序、指令的组成、存储程序、程序控制、指令系统、指令周期、执行周期、CPU、主机、数据字、指令字、数据流、指令流、适配器。
2022年西安电子科技大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷B(有答案)
2022年西安电子科技大学数据科学与大数据技术专业《计算机组成原理》科目期末试卷B（有答案）一、选择题1、存储器采用部分译码法片选时，（）。
A.不需要地址译码器B.不能充分利用存储器空间C.会产生地址重叠D.CPU的地址线全参与译码2、下列存储器中，在工作期间需要周期性刷新的是（）。
A. SRAMB. SDRAMC.ROMD. FLASH3、下列关于进制的说法中正确的是（）。
I.任何二进制整数都可用十进制表示Ⅱ.任何二进制小数都可用十进制表示Ⅲ.任何十进制整数都可用二进制表示IⅣ.任何十进制小数都可用二进制表示A.I、ⅢB. I、Ⅱ、ⅢC.I、Ⅱ、Ⅲ、ⅣD.Ⅱ、IV4、在补码加减交替除法中，参加操作的数和商符分别是（）。
A.绝对值的补码在形成商值的过程中自动形成B.补码在形成商值的过程中自动形成C.补码由两数符号位“异或”形成D.绝对值的补码由两数符号位“异或”形成5、计算机中表示地址时，采用（）。
A.原码B.补码C.移码D.无符号数6、下列有关总线定时的叙述中，错误的是（）。
A.异步通信方式中，全互锁协议最慢B.异步通信方式中，非互锁协议的可靠性最差C.同步通信方式中，同步时钟信号可由各设备提供D.半同步通信方式中，握手信号的采样由同步时钟控制7、在异步通信方式中，一个总线传输周期的过程是（）。
A.先传送数据，再传送地址B.先传送地址，再传送数据C.只传输数据D.无法确定8、计算机（）负责指令译码。
A.算术逻辑单元B.控制单元（或者操作码译码器）C.存储器电路D.输入/输出译码电路9、下列选项中，能缩短程序执行时间的措施是（）。
1.提高CPU时钟频率Ⅱ.优化数据通路结构ll.对程序进行编译优化A.仪I、ⅡB.仅I、ⅢC.仅Ⅱ、ID.I、Ⅱ、Ⅲ10、在中断周期，CPU主要完成以下工作（）。
A.关中断，保护断点，发中断响应信号并形成中断服务程序入口地址B.开中断，保护断点，发中断响应信号并形成中断服务程序入口地址C.关中断，执行中断服务程序D.开中断，执行中断服务程序11、若磁盘转速为7200r/min，平均寻道时间为8ms，每个磁道包含1000个扇区，则访问一个扇区的平均存取时间大约是（）。
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硬布线控制器设计
其他指令：
（1）MOV R0, X 节拍 T1 T2 T3 微操作序列 微命令序列
AR←IR(地址字段)
DR←Memory[AR] R0←DR
IRout ，ARin
ARout ，Mread ，DRSin DRIout ，R0in
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硬布线控制器设计
其他指令：
（2）MOV (R1), R0 节拍 T1 T2 T3 微操作序列 AR←R1 DR←R0 Memory[AR]←DR 微命令序列
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硬布线控制器设计
公操作取指周期
节拍 T1 T2 T3 微操作序列 AR←PC DR←Memory[AR] 微命令序列 PCout ，ARin ARout ，Mread ，DRSin PC←PC+I，IR←DR PC+1 ，DRIout ，IRin
其他指令：
① ② ③ ④ ⑤ ⑥ ⑦ ⑧ MOV R0, X MOV (R1), R0 ADD R1, R0 SUB R0, (X) IN R0, P JZ offs POP R0 CALL (X)
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微操作
二、微操作流程
图6.2
4. 执行周期 （10） PUSH R0
实现将寄存器R0中的数据压入到堆栈中。 执行周期的微操作序列： T1: SP←SP﹣n ;将SP指向新栈顶，n为一次压栈的字节数 DR←R0 T2: AR←SP T3: Memory [AR]←DR，Mwrite ;将R0的内容写入堆栈新栈顶处
8
微操作
二、微操作流程
图6.2
4. 执行周期 （7） OUT P，R0
将寄存器R0中的数据输出到I/O地址为P的I/O设备(接口)中。 执行周期的微操作序列： T1：AR←IR(地址字段) ;将指令中的I/O地址P传送到AR，IR(地址字段)＝P T2：DR←R0 ;R0的内容传送到DR T3：IO[AR]←DR，IOwrite ;将DR的内容输出至指定的I/O设备(接口)中
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微操作
二、微操作流程
图6.2
4. 执行周期 （11） POP R0
实现将堆栈栈顶的数据弹出至寄存器R0中。 执行周期的微操作序列： T1: AR←SP T2: DR←Memory[AR]，Mread T3: R0←DR ;堆栈栈顶处的内容传送到R0 SP←SP+n ;将SP指向新栈顶，n为一次弹出的字节数
从I/O地址为P的I/O设备(接口)中输入数据并存入寄存器R0中。 执行周期的微操作序列： T1: AR←IR(地址字段) ;将指令中的I/O地址P传送到AR，IR(地址字段)＝P T2: DR←IO[AR]，IOread ;从I/O设备(接口)中输入的数据传送到DR T3: R0←DR ;DR的内容传送到R0
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控制器的组成
控制器应完成的任务： 指令寄存器IR 产生微命令（即控制信号）。 指令译码器 按节拍产生微命令。
I1 I2
时 序 产 生 器 T1 T2 … TN C1 C2 …… 控制信号 CM
……
IK
时 钟
控制单元 CU
Flags
图6.8 控制单元模型
16
控制器的组成
设计者在设计控制器之前需要做以下工作： 定义计算机基本硬件组成和基本指令系统； 基于定义的硬件结构，针对每条指令，描述 CPU 完成的微操作； 确定控制单元应该完成的功能，即何时产生何种 微命令。 两种设计控制器的通用方法： 硬布线控制（hardwired control）设计法 微程序控制（microprogrammed control）或 微码控制（microcoded control）设计法
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西安电子科技大学 计算机学院
计算机组织与体系结构
中央处理器(CPU)
硬布线控制器设计
2017年9月28日 23:34:34
硬布线控制器设计
将控制单元看作一个顺序逻辑电路（sequential logic circuit）或有限状态机（finite-state machine），它 可以产生规定顺序的控制信号，这些信号与提供给控 制单元的指令相对应。 设计目标：最少的元器件，最快的操作速度 图6.8 两种设计方法：
74LS199
时钟 T CP0 CP1 D0 D7 +5V 反向延时
RESET SH / LD
Q0 Q1 Q7
节拍 T1 T2 T8
T T T
J
K
结束 END T
＆ 图 6.6
CR
没有竞争冒险问题 状态利用率低
移位型节拍脉冲发生器（节拍数≤8）
3
微操作
二、微操作流程
4
微操作
5
微操作
6
二、微操作流程 1. 时序信号的产生 (2)CPU周期(机器周期)信号的产生
CPU的功能与结构
简化的单总线结构的CPU
ALU PSW 移位寄存器 求补器 暂存器Y
寄存器组 R0
Rn-1 SP
CPU 内 部 总 线
DR
AR PC IR
DB
AB
算术、布尔 逻辑 暂存器Z
内部控制信号
控制器 CU
CB
图6.2 单总线数据通路CPU内部结构图
1
微操作
二、微操作流程 1. 时序信号的产生 (1)节拍周期信号的产生 状态利用率高 需要采取措施消除竞争冒险
74LS163
时钟T CP D0 D3 +5V
RESET
74LS154
A0 A3
Y15 STA STB Y0 Y1
Q0 Q3
节拍 T1 T2 T16
T T T
LD CTP
CTT ＆
CR
结束 END
T
计数型节拍 脉冲发生器（节拍数≤ 16 ）
2
微操作
二、微操作流程 1. 时序信号的产生 (1)节拍周期信号的产生
采用一级时序，即只产生节拍信号 采用两级时序，即产生节拍和CPU周期两种时间信号
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硬布线控制器设计
方法1：一级时序 实现指令SUB R0, (X)功能的微操作序列：
AR←PC ;取指令阶段 DR←Memory[AR]，Mread PC←PC+I T3: IR←DR T4: AR←IR(地址字段) ;执行指令阶段 T5: DR←Memory[AR]，Mread T6: AR←DR T7: DR←Memory[AR]，Mread T8: Y←R0 T9: Z←Y﹣DR T10: R0←Z T1: T2: 图6.5 图6.6
图6.2
时序图
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硬布线控制器设计
方法2：两级时序 实现指令SUB R0, (X)功能的微操作序列：
M1： ;取指CPU周期 T1: AR←PC T2: DR←Memory[AR]，Mread PC←PC+I T3: IR←DR M2： ;执行CPU周期 T1: AR←IR(地址字段) T2: DR←Memory[AR]，Mread T3: AR←DR T4: DR←Memory[AR]，Mread T5: Y←R0 T6: Z←Y﹣DR T7: R0←Z 图6.7 图6.2 时序图
方 法 1
采用两个CPU周期
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ห้องสมุดไป่ตู้
硬布线控制器设计
方法2：两级时序 实现指令SUB R0, (X)功能的微操作序列：
M1： ;取指CPU周期 T1: AR←PC T2: DR←Memory[AR]，Mread PC←PC+I T3: IR←DR M2： ;取数CPU周期 T1: AR←IR(地址字段) T2: DR←Memory[AR]，Mread T3: AR←DR T4: DR←Memory[AR]，Mread M3： ;执行CPU周期 T1: Y←R0 T2: Z←Y﹣DR T3: R0←Z 图6.7 图6.2 时序图
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硬布线控制器设计
控制信号：
Yin为暂存器Y的锁存输入控制信号； Zout为暂存器Z的输出允许控制信号； ARin为地址寄存器向CPU内部总线的锁存输入控制信号； ARout为地址寄存器面向系统总线的输出允许控制信号； DRIin为双端口数据寄存器面向CPU内部总线的锁存输入控制信号； DRIout为双端口数据寄存器面向CPU内部总线的输出允许控制信号； DRSin为双端口数据寄存器面向系统总线的锁存输入控制信号； DRSout为双端口数据寄存器面向系统总线的输出允许控制信号； Mread为从主存储器读出信息的读控制信号； Mwrite为将信息写入到主存储器的写控制信号； IOread为从I/O设备输入信息的读控制信号； IOwrite为将信息写入到I/O设备的写控制信号；
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硬布线控制器设计
控制信号：
ADD为加载至ALU的加法运算控制信号； SUB为加载至ALU的减法运算控制信号； AND为加载至ALU的逻辑与运算控制信号； OR为加载至ALU的逻辑或运算控制信号； SHL为加载至ALU的逻辑左移控制信号； SHR为加载至ALU的逻辑右移控制信号； ROL为加载至ALU的循环左移控制信号； ROR为加载至ALU的循环右移控制信号； ……
方 法 2
采用三个CPU周期
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硬布线控制器设计
系统总线
图6.2
AB DB CB
CPU
I/O
主存 储器 MM
I/O
接 口
图 6.9
设 备
计算机系统模型
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硬布线控制器设计
控制信号：
PCin为程序计数器的锁存输入控制信号； PCout为程序计数器的输出允许控制信号； PC+1为程序计数器的自动增量（如自动加1）控制信号； IRin为指令寄存器的锁存输入控制信号； IRout为指令寄存器的输出允许控制信号； SPin为指令寄存器的锁存输入控制信号； SPout为指令寄存器的输出允许控制信号； SP+1为堆栈指示器的自动增量（如自动加n）控制信号； SP-1为堆栈指示器的自动减量（如自动减n）控制信号； Riin为通用寄存器Ri（0≤i≤n-1）的锁存输入控制信号； Riout为通用寄存器Ri（0≤i≤n-1）的输出允许控制信号；