浅谈Cache-Memory-目前最好的
计算机CPU 产品基础资料-缓存+内存
七、英特尔二级缓存
• Core Duo使用的核心为Yonah，它的二级缓存则是两个核心共享2MB 的二级缓存。 • 共享式的二级缓存配合Intel的“Smart cache”共享缓存技术，实现了 真正意义上的缓存数据同步，大幅度降低了数据延迟，减少了对前端 总线的占用，性能表现不错，是目前双核心处理器上最先进的二级缓 存架构。 • 今后Intel的双核心处理器的二级缓存都会采用这种两个内核共享二级 缓存的“Smart cache”共享缓存技术。 Smart cache
• Fixed Memory：是一种预设固定缓存容量大小的模式，根据系统的内存容量，我们可以 ：是一种预设固定缓存容量大小的模式，根据系统的内存容量， 选择24MB到127MB的固定显示缓存。 的固定显示缓存。 选择 到 的固定显示缓存 • DVMT Memory是一种动态缓存占用技术， 它可根椐工作的需求，让系统自行管理缓存 是一种动态缓存占用技术， 是一种动态缓存占用技术 它可根椐工作的需求， 的大小，最高可以设置224MB的缓存容量。 的缓存容量。 的大小，最高可以设置 的缓存容量 • “Fixed + DVMT” Memory：该模式是前者的结合，一种固定和动态结合的缓存设定方 ” ：该模式是前者的结合， 式。
八、AMD与英特缓存区别 与英特缓存区别
core
AMD Athlon 64 高速缓存 内核 M CPU M M GMCH M CPU M内核 M M M CPU 内核 缓存L2 缓存L2 缓存L2 缓存L2 CPU 内核 M
四、缓存分类
• CPU缓存
– 位于CPU与内存之间的临时存储器，
• 磁盘缓存
– 磁盘缓存磁盘缓存又称为虚拟缓存，它的读/写速度比管理磁介质快得多， 磁盘缓存磁盘缓存又称为虚拟缓存，它的读 写速度比管理磁介质快得多 写速度比管理磁介质快得多， 是改善硬盘性能的主要手段。在硬盘空闲时会把数据预先存入缓存， 是改善硬盘性能的主要手段。在硬盘空闲时会把数据预先存入缓存，一 旦程序请求到此段资料，可以马上从缓存中得到，无须再读/写硬盘 写硬盘， 旦程序请求到此段资料，可以马上从缓存中得到，无须再读 写硬盘，特 别是连续存取的操作之中， 能够极大地提高系统的整体速度。 别是连续存取的操作之中，Cache能够极大地提高系统的整体速度。 能够极大地提高系统的整体速度 – 磁盘缓存分为读缓存和写缓存
cache相关概念及工作原理介绍
cache相关概念及工作原理介绍【原创版】目录一、Cache 的概念二、Cache 的作用三、Cache 的工作原理四、Cache 的类型与结构五、Cache 的应用场景正文一、Cache 的概念Cache，即高速缓存，是一种存储技术，它位于主存与 CPU 之间，作用是提高 CPU 访问存储器的速度。
Cache 可以看作是主存的一个高速副本，它将主存中频繁访问的数据复制到自身，当 CPU 需要再次访问这些数据时，可以直接从Cache 中获取，从而减少了 CPU 与主存之间的访问延迟。
二、Cache 的作用Cache 的主要作用是提高 CPU 的运行效率。
随着 CPU 处理速度的提升，主存的访问速度逐渐成为系统性能的瓶颈。
通过使用 Cache，可以减少 CPU 等待主存读写完成的时间，从而提高 CPU 的执行效率。
三、Cache 的工作原理Cache 的工作原理主要包括两个方面：一是缓存策略，即如何判断哪些数据需要被缓存；二是替换策略，即当 Cache 空间不足时，如何选择淘汰哪些缓存数据。
1.缓存策略缓存策略主要根据程序的访问模式来判断。
一般来说，缓存策略可以分为以下三种：- 时域局部性（Temporal Locality）：程序在一段时间内多次访问相同的数据。
这种局部性可以通过缓存来提高访问速度。
- 空间局部性（Spatial Locality）：程序在访问一个数据时，很可能还会访问其附近的数据。
这种局部性可以通过缓存来提高访问速度。
- 随机访问（Random Access）：程序访问的数据与缓存中存储的数据无关，这种访问模式无法通过缓存来提高访问速度。
2.替换策略当 Cache 空间不足时，需要选择一些缓存数据进行替换。
替换策略主要有以下几种：- 最近最少使用（Least Recently Used，LRU）：选择最近最少使用的数据进行替换。
- 时间戳（Timestamp）：记录每个数据在 Cache 中的时间，选择最早进入Cache 的数据进行替换。
cache相关知识点
缓存相关知识点缓存是一个常见的计算机概念，用于提高系统的性能和响应速度。
在计算机领域中，缓存是指存储数据的临时存储区域，用于加快数据的访问速度。
通过缓存，系统可以避免频繁地从较慢的存储区域（如硬盘）中读取数据，从而显著提高系统的性能。
在本文中，我们将深入探讨缓存的相关知识点。
1.什么是缓存？缓存是一种将数据存储在更快速、更容易访问的存储区域中的技术。
它可以是硬件缓存（如CPU缓存）或软件缓存（如Web浏览器缓存）。
缓存的目的是通过减少数据的访问时间来提高系统的性能。
2.缓存的工作原理当系统需要访问数据时，首先会检查缓存中是否已经存在该数据。
如果数据已经在缓存中，系统可以直接从缓存中获取数据，而不需要从较慢的存储区域中读取。
如果数据不在缓存中，系统将从存储区域中读取数据，并将其存储到缓存中以供以后使用。
3.缓存的类型根据存储介质的不同，缓存可以分为多种类型。
常见的缓存类型包括：•CPU缓存：CPU缓存是位于处理器芯片上的一块高速存储器，用于存储最常用的指令和数据。
它可以显著提高CPU的性能。
•硬盘缓存：硬盘缓存是位于硬盘驱动器内部的一块存储区域，用于存储最近访问的数据。
它可以加快读写硬盘的速度。
•Web浏览器缓存：Web浏览器缓存是位于Web浏览器中的一块存储区域，用于存储最近访问的网页和相关资源。
它可以减少网页加载的时间。
4.缓存的优势和劣势缓存的使用可以带来许多优势，包括：•提高系统的性能和响应速度。
•减少对较慢的存储区域（如硬盘）的访问次数，从而延长存储设备的寿命。
•减少网络带宽的使用，提高网络传输的效率。
然而，缓存也存在一些劣势，如：•缓存的数据可能会过时，导致访问到的数据不是最新的。
•缓存需要占用一定的存储空间，可能会导致浪费。
•缓存的管理和更新可能会增加系统的复杂性。
5.如何有效使用缓存为了有效使用缓存，我们可以采取以下措施：•设定合理的缓存策略，如缓存数据的过期时间和更新机制。
•使用合适的缓存算法，如LRU（最近最少使用）算法，以确保缓存中的数据是最常用的数据。
解析IBM服务器内存技术
解析IBM服务器内存技术什么是IBM服务器内存？IBM服务器内存是指IBM服务器中用于存储和访问数据的主要硬件组成部分。
在IBM服务器中，内存是通过DRAM存储器（Dynamic Random Access Memory）实现的，是服务器中最重要的组成部分之一，其速度和容量决定了服务器的整体性能。
IBM的服务器内存技术一直以来，都是业界中最出色的，今天我们就来深入了解IBM服务器内存技术。
IBM服务器内存的类型IBM服务器内存通常分为两类：RDIMM和LRDIMM。
RDIMMRDIMM是“Registered Dual In-line Memory Module”的缩写，有注册缓存的特点。
RDIMM内存通过在内部电路中使用缓存寄存器来减轻负载，使处理器能够更快地访问内存。
与非注册内存相比，RDIMM内存可以支持更多的内存插槽和更大的容量，并且还可以提供更好的信号完整性和更少的延迟。
LRDIMMLRDIMM是“Load Reduced Dual In-line Memory Module”的缩写，是RDIMM技术的进一步优化。
LRDIMM内存可以将服务器内存中的缓存处理和信号调整集中到内部组件上，降低因过多的内存插槽和对DRAM接口带宽的竞争而导致的信号错误。
因此，LRDIMM内存可以提供更高的容量和更高的内存速度，同时降低能耗。
IBM服务器内存的容量与速度IBM的服务器内存容量可达数百GB，并且还支持各种不同的内存速度。
在IBM服务器内存技术中，内存的速度和容量是互相关联的，因为它们都决定了内存的传输速率和响应时间。
容量IBM服务器内存的容量通常以GB为单位，支持的容量范围从几十到几百GB不等，取决于特定型号的服务器和内存模块。
通常，IBM服务器内存会随着技术的进步而不断增加容量，以满足不断增长的服务器工作负载需求。
速度IBM服务器内存的速度以MT/s（million transfers per second）计算。
高速缓冲存储器名词解释
高速缓冲存储器名词解释高速缓冲存储器（CacheMemory）是计算机系统中用来加快访问速度的一种临时存储器。
它可以被看作是内存系统中一层虚拟存储器，能够有效地把系统从内存、磁盘等设备中获取的数据以及未来所需要的数据暂存到cache memory中。
简言之，cache memory是一种可用来为CPU加速数据访问速度的存储器，是由CPU直接访问的一种高速存储器。
高速缓冲存储器由三个部分组成：cache级（cache level）、cache 缓存行（cache line）和cache单元（cache cell）。
cache是一组缓存行的集合，是 cache memory最小单元。
cache是由一组相连接的 cache line成。
cache line括一组相同大小的 cache元，每个单元根据它的作用可分为三类：索引（index）、标记（tag）、数据（data）。
cache可以将源数据分成多个子集，并将其中一部分存储到cache memory 中，以便快速访问。
cache据地址映射（address mapping）原理，将一段内存区域缩小，便于数据的快速访问。
当 CPU求某条指令时，它会首先检查 cache 中是否已经缓存了这条指令，如果缓存中有，就可以从 cache 中取出该指令，省去了访问主存的时间，这样就提高了 CPU运算速度。
除此之外，高速缓冲存储器还利用了多级缓存（multi-level cache）技术，把cache memory分为多级，从而提高了 cache memory 命中率。
在这种技术下，如果一级缓存（L1 cache）中没有找到所要访问的数据，则会再到二级缓存（L2 cache）中查找。
如果L2 cache中也没有相应的数据，则会再去其他更高级的缓存中查找，直至主存中的数据被访问到。
多级缓存的出现大大提高了 cache memory性能，大大提升了整个系统的访问效率，从而使CPU能更加高效地运行程序。
cache工作原理
cache工作原理一、引言Cache是计算机系统中的一种高速缓存存储器，用于提高系统的访问速度。
它通过存储最常用的数据和指令，以便在需要时能够快速访问。
本文将详细介绍Cache的工作原理，包括Cache的层次结构、替换策略、写回策略以及Cache一致性等。
二、Cache的层次结构Cache通常被组织成多级层次结构，以提供更高的访问速度。
常见的层次结构包括L1 Cache、L2 Cache和L3 Cache。
L1 Cache位于处理器核心内部，是最接近处理器的一级缓存，速度最快但容量较小。
L2 Cache位于处理器核心和主存之间，速度较快且容量较大。
L3 Cache则位于L2 Cache和主存之间，容量更大但速度相对较慢。
三、Cache的工作原理1. 缓存命中当处理器需要访问内存中的数据或者指令时，首先会在Cache中进行查找。
如果所需数据或者指令在Cache中存在，即发生了缓存命中，处理器可以直接从Cache中读取数据或者指令，避免了访问主存的延迟。
2. 缓存不命中如果所需数据或者指令不在Cache中，即发生了缓存不命中，处理器需要从主存中读取数据或者指令。
同时，处理器还会将主存中的一部份数据或者指令加载到Cache中，以便下次访问时能够直接命中。
3. 替换策略当Cache已满且需要加载新的数据或者指令时，就需要进行替换。
常见的替换策略有最近至少使用（LRU）、先进先出（FIFO）和随机替换等。
LRU策略会替换最近至少被访问的数据或者指令，而FIFO策略会替换最早被加载到Cache中的数据或者指令。
4. 写回策略当处理器对Cache中的数据进行修改时，有两种写回策略可供选择：写直达（Write-through）和写回（Write-back）。
写直达策略会立即将修改的数据写入主存，保证数据的一致性，但会增加总线流量和延迟。
写回策略则将修改的数据暂时保存在Cache中，惟独在被替换出Cache或者需要被其他处理器访问时才写回主存。
Cache memories in real-time systems
Cache Memories in Real-Time SystemsFilip Sebeke-mail: fsk@mdh.seDept. of Computer Engineering, Mälardalen University,P.O. Box 883, S-721 23 Västerås, SwedenAbstractCache memories can contribute to significant performance advantages due to the gap between CPU and memory speed. They have although been considered as a contributor to unpredictability while the user can’t be sure of the time that will elapse when a memory-operation is performed. To avoid the conflict, the real-time-people has turned of the cache and run the program in the old-fashioned way. Turning the cache off will however also make other features like instruction pipelining less beneficial so the ”new” processors will not give the performance speedup as they was mentioned to give. This paper will present the state of the art in the area and show some techniques to give the cache memory a chance on the real-time architecture board, so even the high performance CPUs will be used in the real-time area.1 IntroductionLate answers are wrong answers - that is the almost the first thing to understand when real-time is the matter. It doesn’t matter if the very complex calculation is correct if it comes to late because then it is useless.Timing requirements is the main difference between real-time systems and other computing systems and therefore one should also add to the first statement that the answers should come to early either - although this is an much easier task to handle. To guarantee that the task will not exceed it’s deadline, the constructor must estimate the time for the task, function or program to run. If the time is to long, the task will miss it’s deadline and the process will make an error and malfunction. A program is very seldom (never) only a sequence of instructions executed in a row; the selection and iteration instructions will make the program to run differently long time depending on the previous state and the current events. In order to build systems that reliably comply with real-time operating constraints, it is necessary to compute the WCET (Worst Case Execution Time) of such tasks. The worst thing to happen is when all memory accesses will end with a cache miss, which theoretically could happen in a program. This is although a far too pessimistic way since it in real application the cache has a hit ratio of 70-95% but this can also mean that peaks up to 100% cache misses can occur at certain occasions. When and where is the tricky part of this matter and, as many real-time people think, a real research problem.Two types of cache behavior can be identified:• Intrinsic (intra-task) behavior depends only on the hardware and is independent of the execution platform (that is, whether the system is single- or multi-tasking). Static (off-line) analysis of a code can predict all intrinsic cache misses if the cache memory configuration and the code locus is known.• Extrinsic (inter-task) cache behavior depends on the execution environment. In a multitasking environment where scheduled tasks can preempt each other and compete about the CPU, context switches will swap out the cache contents with a burst of cache misses as a result. How long this burst will last depends on the configuration (size, set-associativity etc.) of the cache memory. The extrinsic cache behavior can in a event-driven real-time system make it very hard to calculate, or even estimate, the WCET. The rest of this paper will describe some methods how to calculate or make it easier to estimate the WCET by putting restrictions into the system.2 Some methods2.1 Caching data and/or instructionsA RISC processor has typically four times more references to instructions than data[5]. Instructions are more often in referred in sequences and tends to have greater locality than data. Since instructions are fetched up in sequential bunches, cache lines, I-caches will have greater hit ratios than D-caches. Instructions remains on the same address through the execution and are not changing since self-modified programs are very rare these days. Adding to this that writing to a cache-memory that use copy-back (instead of write-through due to worse performance) will also have stretch the WCET to an uncertainty since the memory reference can take twice as long time if it ends up in a miss on a rewritten cache-line (dirty bit set). Thus, instruction caching behavior should be inherently more predictable than data caching behavior.2.2 Partitioning the cacheThe cache memory can be partitioned by hardware or by software and the result will be exactly the same. Normally caches associate a memory reference by mapping some part of address to certain set in the cache by just extract some of the bits of the memory address and form a set-address in the cache. If two addresses map to the same set we can get a conflict where the two references will thrash each other out with a cache miss as a result - this can be avoided by a higher associativity with more ways. If each task will have a dedicated own set of cache-sets or cache-ways, the cache memory will work more deterministic in a multi-tasking environment (with preemption) while the extrinsic component of cache misses has been reduced.To implement this in the hardware method it is only to exchange the old big cache with many small and let the task address it’s own cache memory. The alternative is to keep the old cache and use some kind of hardware translator. This is however a very expensive way of partitioning a cache memory and on processors with on-chip-caches it is even impossible. The same effect can although be achieved by letting the compiler and linker have the cache-configuration and then putting the code and data into an address-space that will correspond and map to a certain logical set of the cache. If more than one way (as in a direct mapped cache) is available more tasks can share that address space.Partitioning the cache might seem like a good idea but it will fragment and reduce the size of the cache memory which leads to a lower hit ratio [6] and worse performance.Another similar approach has been suggested is to put more frequently executed tasks entirely put into the cache and let other tasks be denied any cache access[7]. A problem turns up when the complete task doesn’t fit into the cache which will end up with a intrinsic cache behavior (thrashing) and not much easier way to calculate the WCET.2.3 Cache interference in tasksTo switch context in a preemptive real-time system costs some ”administration time” - time that not will make any ”real” work such as updating into correct registers, flags, stack pointers etc. If the frequency of context switches is high not only this administration will take time but also increase the extrinsic cache behavior with a higher miss ratio. Keeping the frequency low will make life easier for the WCET-estimator.The number of tasks can also have an impact on the extrinsic cache behavior in the same way since many small tasks will be ”jumpier” than a few big tasks that have longer sequences of instructions that is more beneficial in a reasonable big cache. Jumpy code is also harder to fit in a pipelined processor since control hazards will be more common. To decrease the penalty of control hazards in instruction pipelined processors target buffers and prefetch buffers are implemented which in their turn will also increase the unpredictability. But this is maybe an other (but close related) question.2.4 Statistic cache simulationA method called ”Static cache simulation” that tests each instruction’s cache behavior is presented in [1] and [5]. The method starts with making a control-flow graph out of a compiled code written in C. In the next step the graph will be analyzed to determine the possible program lines that map to the same set in the cache of each basic block in the program. The last step categorize each instruction’s cache behavior. The simulator must also have the cache configuration and the users timing requests to make a timing prediction when caches comes to matter.Figure 1: Overview of the static cache simulationA significant goal of the static cache simulation is to determine if instruction references will always result in a hit or miss in the cache. There are however two more categories of instructions, namely first miss and first hit where the rest of the memory references of that line will end with hits respectively misses.Always hit occurs when the cache line initially is in the cache and no other lines in the loop maps to that place. This line will obviously never be thrashed and therefor we can always expect a hit in the cache.The next is as easy as the previous situation to determine; if any other line will interfere with the line that is been categorized it will be considered as an always miss.A first miss instruction happens when the instruction isn’t initially in the cache or it will be thrashed by an other block. However when the line is loaded in the cache it will generate hits (and greater performance) but after it has left the block or loop this line will be thrashed by the corresponding line in the other block. This line must in this case be either an first miss or an always miss line and can never be some kind of ”hit-line”.First hit indicates that the first reference to the instruction will give a hit and all remaining references will be misses. This is possible in the following situation; the instruction block {i1, i2, … , i n-1, i n} will be executed and i2 to i n will be looped. If a cache line can hold two instructions and the first and the last line of the described block lines are mapped to the same set, the first line (i1 and i2) will get categorized as ”first hit” and the last line (i n-1 and i n) as ”always miss”.To give a more realistic view of the method a simple example will hereby be illustrated. The following C-program [Code 1] that finds the largest value in an array;1extern char min, a[10];23int main(void)4{5int i, high;67high = min;8for(i=0;i < 10;i++)9if (high < value(i))10high = value(i);11return high;12}1314int value(int index)15{16return a[index];17}Code 1would after compilation getting it’s instruction categorized by the following [code 2];mov h fh= first hitmov12,#10msource lines 9-9fh/fhprogram line 1hsource lines 9-9cmp Block 3mbge,a L16fm/fmhhAssume that both of the two instruction blocks (b i and b j)are mapped to the same cache line and that no other block is mapped to this cache line. Assume further that the execution time of S I is much longer than the S J. The worst case execution scenario under these assumption is when only S I is executed in the loop. Under these assumption only the first reference will cause a cache miss and all the subsequent access within the loop will make cache hits. By using the categorization table, these lines will be considered as always miss which leads to a very poor estimation of the loop’s WCET.3 Future WorkIn industrial applications, real time designers that have reached the peak performance of the old CPU it can be very attractive to try a new faster CPU. Those who dares will find that it sometime will work and sometimes not. Those who understand how cache memories work have till these days made some kind of ”feeling” (in Sweden called ”art of engineering”) for what is possible and what is not when caches pops up on the arena. Those feelings concerns parameters like how to partition the cache, the number and size of tasks that are allowed etc, but there is no exact science. I believe that with an exact method or formula where the user can calculate if the application will work or not can really break the ice to use cache memories in the future.4 ConclusionsTo predict the cache behavior in a real-time system with event driven context switches is maybe an impossible task to manage, especially when regular CPUs with regular cache memories designed for administrative systems are on mind. In the administrative system caches make a considerable speedup to a small amount of money, but to the price of the lack of predictability makes real-time system designers to turn off the caches. This might not be possible in the (near!) future when we want more performance from our computers and systems. If (or when(!)) we want to use caches we will have to put restrictions in the use which will maybe not give the most beneficial speedup or greatest hit-ratio, but it might bridge over enough the increasing gap between processor and memory access speed.5 References[1] F. Mueller, D.B. Whalley, M. Harmon, ”PredictingInstruction Cache Behaviour”, Proceedings of the ACM SIGPLAN workshop on Compiler and Tool support for real-time systems, June 1994[2]J.V. Busquets-Mataix, J.J. Serrano-Martín, R. Ors-Carot,P.Gil, A. Wellings, ”Adding Instruction Cache Effect to an Exact Schedulability Analysis of Preemptive Real-Time Systems”, Proceedings of EURWRTS’96 ppg 271-276[3]S. Lim et al, ”An accurate Worst Case Timing Analysisfor RISC Processors”, IEEE Transactions on software engineering vol. 21 no 7, ppg 593-604, July 1995[4]S. Basumallick & K. Nilsen, ”Cache Issues in Real-TimeSystems”, Iowa State University, May 1994[5] R. Arnold, F. Mueller, D.B. Whalley, M. Harmon,”Bounding Worst-Case Instruction Cache Performance”, 1994[6]S. Przybylski, M. Horowitz, J. Hennessy, ”PerformanceTradeoffs in Cache Design”, Stanford University, 1988 [7]T.H. Lin and W.S. Liou, ”Using Cache to Improve TaskScheduling in Hard Real-Time Systems”, Proceedings of the 7th IEEE Workshop on Real-Time Systems, ppg. 81-85, December 1991[8]R.T White, F. Mueller, C.A. Healy, D.B. Whalley, M.G.Harmon, ”Timing Analysis for Data Caches and Set-Associative Caches”, Proceedings of the IEEE Real-Time Technology and Applications Symposium, June 1997。
简述cache存储体系的结构原理
简述cache存储体系的结构原理Cache存储体系的结构原理随着互联网的发展和数据量的不断增加，对于数据的访问速度和效率要求也越来越高。
为了提高数据的访问速度，减少对数据库等后端存储系统的压力，缓存技术应运而生。
Cache存储体系是一种常见的缓存技术，通过将数据存储在内存中，以提高数据的读取速度。
本文将从结构和原理两个方面对Cache存储体系进行简要的介绍。
一、Cache存储体系的结构Cache存储体系通常由三层结构组成：缓存层、数据库层和应用层。
1. 缓存层：缓存层是整个Cache存储体系的核心。
它由缓存服务器和缓存存储介质组成。
缓存服务器负责接收应用层的读请求，并根据缓存策略决定是否从缓存存储介质中读取数据。
缓存存储介质通常使用高速内存，如内存条或固态硬盘，以保证读取速度。
缓存层的设计要考虑数据一致性和可靠性，通常会采用缓存同步和缓存失效等机制。
2. 数据库层：数据库层是缓存层的下一层，负责存储和管理原始数据。
数据库层通常使用关系型数据库或分布式数据库，用于存储大量的数据。
在缓存层无法满足读取请求时，数据库层会被调用，从而保证数据的完整性和可靠性。
3. 应用层：应用层是整个Cache存储体系的最上层，负责接收用户的请求，并将读取到的数据返回给用户。
应用层可以是Web服务器、应用程序或其他数据访问接口。
应用层通常会通过缓存服务器来提高数据的读取速度，以提升用户体验。
二、Cache存储体系的原理Cache存储体系的原理主要包括缓存命中和缓存失效两个方面。
1. 缓存命中：当应用层发起读取请求时，缓存服务器会首先检查缓存层是否存在请求的数据。
如果数据在缓存层中存在，即发生了缓存命中，缓存服务器会立即将数据返回给应用层。
这样可以避免对数据库层的访问，大大提高了读取速度和系统的吞吐量。
2. 缓存失效：当缓存层无法命中请求的数据时，即发生了缓存失效。
缓存失效后，缓存服务器会向数据库层发起读取请求，获取数据并存储到缓存层中，以备下一次的读取请求。
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浅谈Cache-Memory-目前最好的
序近些年我在阅读一些和处理器相关的论文与书籍有很多些体会留下了若干文字。
其中还是有一片领域我一直不愿意书写这片领域是处理器系统中的Cache Memory。
我最后决定能够写下一段文字不仅是为了这片领域是我们这些人在受历史车轮的牵引走向一个未知领域所产生的一些质朴的想法。
待到动笔总被德薄而位尊知小而谋大力少而任重鲜不及矣打断。
多次反复后我几乎丢失了书写的兴趣。
几个朋友间或劝说不如将读过的经典文章列出来有兴趣的可以去翻阅没有兴趣的即便是写成中文也于事无补。
我没有采纳这些建议很多事情可以很多人去做有些事情必须是有些人做。
这段文字起始于上半年准备的时间更加久远些收集翻译先驱的工作后加入少许理解后逐步成文。
这些文字并是留给自己的一片回忆。
倘若有人从这片回忆中收益是我意料之外的我为这些意外为我的付出所欣慰。
Cache Memory很难用几十页字完成哪怕是一个简单的Survey我愿意去尝试却没有足够的能力。
知其不可为而为之使得这篇文章有许多未知的结论也缺乏必要的支撑数据。
在书写中我不苛求近些年出现的话题这些话题即便是提出者可能也只是抛砖引玉最后的结果未知。
很多内容需要经过较长时间的检验。
即便是这些验证过的内容我依然没有把握将其清晰地描述。
这些不影响这段文字的完成。
知识的积累是一个漫长的过程是微小尘埃累积而得的汗牛充栋。
再小的尘埃也不能轻易拂去。
这些想法鼓励我能够继续写下去。
熙和禺皓的加入使本篇提前完成。
每次书写时我总会邀些人参与之前出版的书籍也是如此只是最后坚持下来只有自己。
熙和禺皓的年纪并不大却有着超
越他们年纪的一颗坚持的心。
与他们商讨问题时总拿他们与多年前的自己对照感叹着时代的进步。
他们比当年的我强出很多。
我希望看到这些。
个体是很难超越所处的时代所以需要更多的人能够去做一些力所能及的也许会对他人有益的事情。
聚沙成塔后的合力如上善之水。
因为这个原因我们希望能有更多的人能够加入到Contributors List 完善这篇与Cache Memory相关的文章。
Cache Memory也被称为Cache是存储器子系统的组成部分存放着程序经常使用的指令和数据这只是Cache的传统定义。
从广义的角度上看Cache是缓解访问延时的Buffer这些Buffer无处不在只要存在着访问延时的系统这些广义Cache就可以在掩盖访问延时的同时尽可能地提高数据带宽。
在处理器系统设计中广义Cache的身影随处可见。
在一个系统设计中快和慢是一个相对概念。
与微架构Microarchitecture中的L1/L2/L3 Cache相比DDR是一个慢速设备在磁盘I/O系统中却是快速设备。
在。