如何实现高性能的DSP处理(精)
DSP实现方法解析
A 0AA0b++6b0b×0543210×x×0(xnx(0-n(06n-0)54321)0)
;设置小数乘法 ;设置AR2 ;设置复位值AR0=6 ;设置缓冲区首地址 ;输入x(n) ;A清0,设置迭代次数
数据存储器
③ 读完最后一个样本后，输入最新样本并存入缓冲 区的顶部。
20
2021年7月1日
DSP原理及应用
1. 线性缓冲区法
数据存储器 缓冲区:
缓冲区顶部 最新样本
顶部为低地址单元，存放最新样本；
底部为高地址单元，存放最老样本；
指针ARx指向缓冲区底部。
缓冲区底部 最老样本 ←ARx
21
2021年7月1日
DSP原理及应用
文编查 工 调 性 选 扩工 视 帮
件辑看 程 试 能 项 展具 窗 助
项
功
目
能
程序的编辑、汇编和链接过程
示意图
. cmd 链接命 令文件
.asm 源文件
文本编辑器
汇编器
.obj 目标文件
-l
链接器 -m
.out 输出文件
-o
调试程序
. lst 列表文件
. map 存储器 映像文件
十六进制 转换程序 HEX500
LD + DELAY → LTD
MAC + DELAY → MACD
25
2021年7月1日
DSP原理及应用
1. 线性缓冲区法
注意：用线性缓冲区实现z-1运算时，缓冲区的数据 需要移动，这样在一个机器周期内需要一次 读和一次写操作。因此，线性缓冲区只能定 位在DARAM中。
优点： 在存储器中新老数据的位置直观明了。
DSP程序优化方法2
DSP程序优化方法(2)5、循环优化（ 1）、充分分解小的循环要充分利用 CPU的指令缓存，就要充分分解小的循环。
特别是当循环体本身很小的时候，分解循环可以提高性能。
注意 :很多编译器并不能自动分解循环。
不好的代码：// 3D 转化：把矢量 V 和 4x4 矩阵 M 相乘for (i = 0 ； i < 4 ； i ++){r[i] = 0 ；for (j = 0 ； j < 4 ； j ++){r[i] += M[j][i]*V[j] ；}}推荐的代码：r[0] = M[0][0]*V[0] + M[1][0]*V[1] + M[2][0]*V[2] + M[3][0]*V[3] ；r[1] = M[0][1]*V[0] + M[1][1]*V[1] + M[2][1]*V[2] + M[3][1]*V[3] ；r[2] = M[0][2]*V[0] + M[1][2]*V[1] + M[2][2]*V[2] + M[3][2]*V[3] ；r[3] = M[0][3]*V[0] + M[1][3]*V[1] + M[2][3]*V[2] + M[3][3]*v[3] ；（ 2）、提取公共部分对于一些不需要循环变量参加运算的任务可以把它们放到循环外面，这里的任务包括表达式、函数的调用、指针运算、数组访问等，应该将没有必要执行多次的操作全部集合在一起，放到一个 init 的初始化程序中进行。
（ 3）、延时函数通常使用的延时函数均采用自加的形式：void delay (void){unsigned int i;for (i=0;i<1000;i++) ;}将其改为自减延时函数：void delay (void){unsigned int i;for (i=1000;i>0;i--) ;}两个函数的延时效果相似，但几乎所有的 C 编译对后一种函数生成的代码均比前一种代码少 1~3 个字节，因为几乎所有的 MCU 均有为0 转移的指令，采用后一种方式能够生成这类指令。
]DSP中高精度除法的实现方法
![]DSP中高精度除法的实现方法](https://img.taocdn.com/s3/m/8c2a6c42a8956bec0975e3d1.png)
引言各种集成化单片数字信号处理器(DSP)以其功能强、集成度高、应用灵活、性价比高等优点，在信号处理和系统控制中的主导性地位日益明显。
许多信号处理和控制需要运用除法运算。
一般的数字信号处理器中没有现成的除法指令。
十多年前诞生的浮点DSP，由于其用硬件完成浮点数的运算，在数据处理和运算能力上大大超出定点DSP，处理除法运算也比定点DSP更为简单。
但是定点DSP 每器件产品的价格更低，这对大规模的大众市场应用而言是相当重要的优势，也是定点器件至今仍是业界主流的主要原因。
所以，讨论定点DSP中除法的实现仍不失其意义。
在定点DSP中虽然已经有人给出除法的算法，但是由于其运算的复杂和精度难以如愿，致使一些带有除法的好的算法在信号处理中难以得到应用。
为了提高运算结果的精度，本文在已有除法算法的基础上进行了一些改进，最大限度地保证了结果的精度。
最后在TI公司的TMS320C5416芯片里具体实现并验证了这一高精度除法。
1 经典算法DSP中没有现成的除法指令，除法是靠被除数与除数之间的移位相减来实现的。
在C54X系列里利用减法指令SUBC和循环指令RPT实现2个16位数的相除。
下面以C54X为例来具体实现经典的除法：C54X提供的SuBC指令仅对无符号数进行操作，所以在移位相减开始之前必须先将被除数和除数取绝对值，仅考虑2个正数的除法。
此时除法运算有两种情况：当|被除数|<|除数|时，将|被除数|存放在累加器的高16位，然后用SUBC完成1 5次移位相减，相减之后在累加器A的低16位中存放商的绝对值。
根据运算前被除数和除数的符号是否相同来决定是否要改变所得结果的符号。
当|被除数|≥|除数|时，将|被除数|存放在累加器的低16位，然后用SUBC完成1 6次移位相减，相减之后在累加器A的低16位中存放商的绝对值。
根据运算前被除数和除数的符号是否相同来决定是否要改变所得结果的符号。
从实现的过程分析，当|被除数|<|除数|时，移位相减开始时|被除数|和|除数|的小数点位置正好相差一位。
DSP工作原理
DSP工作原理DSP（数字信号处理器）是一种专门用于处理数字信号的微处理器。
它通过对数字信号进行采样、量化、变换、滤波等一系列算法操作，实现信号的处理和分析。
DSP广泛应用于通信、音频、图像、雷达、医学等领域，成为现代电子技术中不可或缺的重要组成部分。
一、DSP的基本原理DSP的工作原理主要包括信号采集、数字化、算法处理和数字信号重构四个步骤。
1. 信号采集：DSP通过模数转换器（ADC）将模拟信号转换为数字信号。
模拟信号经过采样后，按照一定的频率进行离散化处理，得到一系列离散的采样点。
2. 数字化：采样得到的离散信号经过量化处理，将连续的模拟信号转换为离散的数字信号。
量化过程中，信号的幅度将被划分为有限个离散级别，每个级别用一个数字表示。
3. 算法处理：DSP通过内部的算法单元对数字信号进行处理。
常见的算法包括滤波、变换、编码、解码、调制、解调等。
这些算法通过对数字信号进行运算，改变信号的频谱、幅度、相位等特性，实现信号的增强、修复、压缩等功能。
4. 数字信号重构：处理后的数字信号通过数模转换器（DAC）转换为模拟信号。
数模转换器将离散的数字信号转换为连续的模拟信号，使得处理后的信号能够在模拟电路中进行进一步的处理或输出。
二、DSP的特点和优势1. 高性能：DSP采用专门的硬件结构和算法，具有高速运算和高精度的特点。
相比于通用微处理器，DSP在数字信号处理方面具有更强的计算能力和处理速度。
2. 灵活性：DSP具有可编程性，可以根据不同的应用需求进行算法的编程和修改。
这使得DSP在不同领域的应用中具有较高的适应性和灵活性。
3. 低功耗：DSP采用专门的架构和优化的算法，能够在处理大量数据的同时保持较低的功耗。
这使得DSP在移动设备、嵌入式系统等对功耗要求较高的场景中具有优势。
4. 实时性：DSP具有快速的响应和处理能力，能够在实时场景下进行高效的信号处理。
这使得DSP在通信、音频、视频等需要实时处理的领域中得到广泛应用。
FPGA构建高性能DSP
FPGA构建高性能DSP在数据通信和图像处理这样的应用中,需要强大的处理能力。
当最快的数字信号处理器（DSP）仍无法达到速度要求时,唯一的选择是增加处理器的数目,或采用客户定制的门阵列产品。
现在,设计人员有了新的选择,可采用现场可编程门阵列(FPGA)来快速经济地完成设计。
采用现场可编程器件不仅缩短了产品上市时间,还可满足现在和下一代便携式设计所需要的成本、性能、尺寸等方面的要求,并提供系统级支持。
FPGA的方案选择幸运的是,需要高性能DSP功能的便携式设备设计者还有其它选择。
最近FPGA开始达到了应用所要求的成本竞争力。
优选的FPGA方案可用来处理计算量繁重的高端DSP算法,同时还可为设计提供可编程逻辑解决方案所固有的灵活性特点,以及定制门阵列(如ASIC）解决方案所具有的高性能及集成度。
增强DSP处理能力的传统方法是采用多个处理器。
选择此类方案的缺点是成本昂贵,需要众多附加部件,并且功耗很大。
此外,开发和调试多处理器软件通常会大大延迟产品上市时间。
定制门阵列或标准单元方案可以提供所需的强大DSP处理能力,然而,这种方案是以损失灵活性为代价的,并需要相当的工程化投资。
由于他们不可重新编程,固定逻辑器件在发生错误时很难补救,也不容易对解决方案进行优化。
因此,定制方案的成本、风险以及所需要的开发时间,对许多应用来说都是无法接受的。
FPGA与传统逻辑电路和门阵列具有不同的结构,FPGA利用小型查找表（16×1 RAM)来实现组合逻辑。
每个查找表连接到一个D触发器的输入器,触发器再来驱动其它逻辑,或驱动I/O。
这些模块间利用金属连线互相连接或连接到I/O模块。
FPGA的逻辑是通过向内部静态存储器单元加载配置数据来实现的。
存储在存储器单元中的值决定了逻辑单元的逻辑功能以及模块间或与I/O间的连接,并最终决定了FPGA实现的功能。
FPGA的这种结构允许无限次的重新编程。
FPGA还具有可扩展的优点,FPGA本身复杂性的提高远远超过最终产品要求的复杂性。
高速DSP算法的设计与优化
高速DSP算法的设计与优化随着数字信号处理（DSP）技术的迅速发展，高速DSP算法的设计和优化成为数字信号处理领域的热门研究课题。
高速DSP算法的设计和优化可以提高算法的执行效率和系统的性能，对于实时信号处理和通信系统等应用具有重要意义。
本文将从高速DSP算法设计和优化的概念、方法和具体应用方面进行阐述。
首先，高速DSP算法的设计和优化是指在给定算法框架下，通过合理的算法设计和优化技术，使得算法能够运行在高效的硬件平台上，以实现更快的信号处理速度和更低的资源占用。
在高速DSP算法的设计过程中，首先需要对算法进行分析，并确定算法的计算复杂度。
然后，可以根据具体的应用需求和硬件平台的特点，选择合适的算法结构和算法优化技术。
最后，通过优化算法的数据流程和计算结构，以及利用硬件加速器和并行处理技术等手段，提高算法的执行效率和系统的性能。
在高速DSP算法的设计和优化中，有几个常用的技术和方法。
首先是算法结构优化，通过重新设计算法的结构或使用已有算法的变种，以提高算法的执行效率和资源利用率。
例如，针对常用的信号处理任务，如滤波、快速傅里叶变换（FFT）等，可以采用一些已有的优化算法结构，如多级流水线结构、并行处理结构等。
其次是算法优化技术，包括数据流重排、指令重排、向量化和并行处理等。
这些技术可以通过优化算法的计算流程，减少计算复杂度和冗余计算，从而提高算法的执行效率。
另外，硬件加速器和GPU等也可以用于高速DSP算法的优化，通过利用硬件的并行处理能力，加速算法的执行过程。
此外，高速DSP算法的设计还可考虑分布式计算和云计算等技术，以进一步提高算法的执行效率和可扩展性。
高速DSP算法的设计和优化在各个领域中都有广泛的应用。
在图像处理中，高速DSP算法可以应用于图像增强、图像压缩和目标检测等任务，以提高图像处理的速度和效果。
在音频处理和语音识别中，高速DSP算法可以用于噪声消除、声音识别和语音合成等，以实现更快的实时处理和更高质量的音频效果。
如何实现高性能的DSP处理(下)
如何实现高性能的DSP处理(下)相关阅读：Blackfin 的存储器体系为了使第一部分的研究越发透亮化，现在对Blackfin的存储器结构加以描述。
Blackfin的存储系统也提供一些“按钮”，以便开发者可以将其打开从而提高系统性能。
我们将要研究怎样才干最充分地利用这些“按钮”。
Blackfin有三级存储结构。
第1级(L1)存储器离内核最近，其工作速率为处理器的内核时钟频率(Blackfin典型频率为600MHz)，并为命令和数据提供单周期存取操作。
典型的L1存储器可存储几十KB，还可按照SRAM 或 cache举行调配。
芯片內部的第2级(L2)存储器位于芯片内部但离处理器内核较远。
对该存储器中命令和数据的拜访可能要用几个周期。
芯片內部L2级存储器容量普通为几百KB，典型的有128KB和256KB。
芯片外部L2级存储器位于芯片外部，因此所提供的存取操作也最为耗时。
它工作频率为系统时钟，该时钟频率通常为133MHz。
但是芯片外部L2级存储器容量往往很大，典型的有几百兆字节。
中断处理大多数系统都含有中断，因此适当地处理中断十分重要。
普通需要了解两个问题：每个中断服务程序耗费多少时光，以及一个中断服务程序是否正在阻挡其他关键代码的执行。
假如系统支持中断嵌套，例如能够中断一个正在执行的低优先权的中断，就还有须要知道如何实现最好的嵌套中断。
在Blackfin中，假如一个中断正在执行，其他中断默认是关闭的。
然而，开发者可以通过将正在运行的中断服务子程序(ISR)的返回地址存入堆栈中来激活一个更高优先权的中断(即嵌套中断)。
中断嵌套保证了优先权高的中断不会被优先权低的中断阻挡。
为了使这一过程越发容易，公司提供了一个“回调管理器”，它能保证中断被的准时响应，第1页共4页。
DSP工作原理
DSP工作原理DSP（数字信号处理）工作原理是一种通过对数字信号进行算法处理来实现信号处理的技术。
它主要应用于实时信号处理、通信系统、音频处理、图象处理等领域。
下面将详细介绍DSP工作原理的相关内容。
1. 数字信号处理概述数字信号处理是一种将连续时间信号转换为离散时间信号，并对其进行数字运算和处理的技术。
它通过采样、量化和编码等步骤将连续时间信号转换为离散时间信号，然后利用数字算法对离散时间信号进行处理。
2. DSP芯片的组成和功能DSP芯片是实现数字信号处理的核心组件。
它通常由一块数字信号处理器、存储器、外设接口等组成。
数字信号处理器是DSP芯片的核心，它具有高性能的算术运算单元和控制单元，能够高效地执行各种数字信号处理算法。
3. DSP工作流程DSP的工作流程主要包括信号采集、数字信号处理和信号重构三个步骤。
3.1 信号采集信号采集是将摹拟信号转换为数字信号的过程。
通常使用模数转换器（ADC）将摹拟信号进行采样和量化，然后将其转换为数字信号。
采样率决定了信号的频率范围，量化位数决定了信号的精度。
3.2 数字信号处理数字信号处理是对采集到的数字信号进行算法处理的过程。
它主要包括滤波、变换、编码、解码、压缩等处理步骤。
滤波可以去除信号中的噪声和干扰，变换可以将信号从时域转换到频域或者从频域转换到时域，编码可以将信号进行压缩和编码，解码可以将压缩和编码后的信号进行解码和恢复，压缩可以减少信号的数据量。
3.3 信号重构信号重构是将数字信号转换为摹拟信号的过程。
通常使用数模转换器（DAC）将数字信号进行重构和滤波，然后将其转换为摹拟信号。
重构过程中需要注意采样定理，以保证信号的完整性和准确性。
4. DSP应用领域DSP技术在各个领域都有广泛的应用。
4.1 实时信号处理DSP可以对实时信号进行快速处理，常见的应用包括音频处理、视频处理、雷达信号处理等。
4.2 通信系统DSP在通信系统中可以实现调制解调、信号编解码、信道均衡、自适应滤波等功能，提高通信质量和系统性能。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
如何实现高性能的DSP处理
如何实现高性能的DSP处理应用开发通常开始于在个人电脑或工作站编写的C 原型代码，然后将代码移植到嵌入式处理器中，并加以优化。
本系列文章则将这种层面的优化在系统级扩展到包括以下三方面的技术：内存管理，DMA管理，系统中断管理。
这些优化措施与程序代码优化同样重要。
在大多数系统中，有很多的数据需要传输，并需要很高的数据传输速率。
因此，你最终会混合使用处理器中的所有存储器，如内部存储器和外部存储器。
软件架构选择
如何实现高性能的DSP处理
应用开发通常开始于在个人电脑或工作站编写的C原型代码，然后将代码移植到嵌入式处理器中，并加以优化。
本系列文章则将这种层面的优化在系统级扩展到包括以下三方面的技术：内存管理，DMA管理，系统中断管理。
这些优化措施与程序代码优化同样重要。
在大多数系统中，有很多的数据需要传输，并需要很高的数据传输速率。
因此，你最终会混合使用处理器中的所有存储器，如内部存储器和外部存储器。
软件架构选择
在开始设计之前，我们必须确定使用什么类型的软件“架构”，所谓架构是在嵌入式系统中搬移程序代码和数据的软件底层结构。
由于架构定义了使用多少存储和其他系统资源，因此，架构也影响系统的性能。
设计的架构也能反映某些性能特性、是否易于使用，以及其他应用要求。
软件架构划分为以下几类：高速实时处理；易编程要求优于对性能的要求；以性能为第一考虑。
第一类高速实时处理架构，对于安全性至关重要的应用程序或没有外部存储器的系统是很理想的。
在这种情况下，要么是无法忍受缓冲数据所需的时间，或者是没有相应的系统资源，由于没有外部存储器，故所有工作都需在片内完成。
在这种情况下，需要先读取并处理数据，再进行判决，然后删除数据。
然而，这里必须保证的是，在当前帧的所有处理完成前正在使用的缓冲数据帧不会被覆盖。
例如，车道偏离系统就是一个安全性至关重要的应用。
在这个系统中，通常不能在做出判断前等待33毫秒的全帧数据，更好的做法是处理帧的一部分。
例如，您可以从帧末尾处开始检测车道，因此只需读入数据帧末尾部分的数据。
第二种架构通常用在是否易于编程是最重要的考虑因素的情况。
这种架构对于需要快速面市的应用，以及需要迅速开发样机和易于编程超过对性能的要求等应用都是十分理想的，它也同样降低了开发难度。
当需要达到系统的最优性能时，第三类架构就是合适的选择。
由于重点是性能，所以需要对某些因素，诸如处理器、数据流、带宽效率和优化技术等的选择，做仔细的考虑。
然而，这种架构的不足之处在于可复用性和可升级性方面有所降低。
在开发周期中，事先规划好指令和数据流是十分重要的，这也包括对是否需要外部存储器或者缓存做出重要决定。
这样，开发人员就可以集中精力利用处理器的结构特点，并调整性能，而不需要重新审视初始设计。
高速缓存概述
高速缓存能够以很快的存取时间(通常是单个周期)将指令和数据存储在处理器片内存储器中。
高速缓存的实现是因为减少了系统对单周期访问的存储器资源数量的需求。
基于高速缓存的处理器结构，开始时将数据放置在低成本的低速外部存储器中，需要时，高速缓存可自动地将其中的指令和数据传输到处理器的片内存储器。
指令和数据高速缓存为Blackfin处理器核提供了最高带宽的传输路径，但高速缓存存在的问题是它不能预测程序接下来需要的究竟是哪些数据和指令，因此，高速缓存提供了一些功能，使用户可以控制高速缓存的操作。
在Blackfin 处理器中一些关键的指令段就可以锁定到高速指令缓存中，这样在需要的时候可以直接使用。
值得注意的是，当高速缓存决定需要保留哪些指令时，它会自动保留最近使用最多的指令段。
由于DSP软件花费大部分的时间在循环上，这样DSP程序往往会重复访问相同的指令。
因此，在不需要任何用户干预情况下，指令高速缓存可以大大提高系统性能。
此外，除了高速指令缓存的功能外，高速数据缓存还提供了“直写”和“回写”模式。
在“直写”模式中，在高速缓存中对数据的修改要传送到外部存储器中。
总之，编程最好开始采用“回写”模式，可以提高10-15％的效率，在大多数算法中，比“直写”模式更加有效率。
如果数据在多种资源中需要共享，由于要维护数据的一致性，因此采用“直写”模式也是有用的。
比如，在ADSP-BF561处理器中，要实现两个处理器核数据的共享，则“直写”模式就十分有用。
在单核处理器中，如果DMA控制器和高速缓存访问同样的数据，这种模式也是有益的。
利用DMA提升性能
DMA是提高系统性能的另一个有效工具。
因为DMA的访问独立于处理器核，处理器核可以专注于处理数据。
在理想的配置中，处理器核只需要设置DMA控制器，并在数据传输完毕时响应中断即可。
通常，高速外设和其他大多数外设都具有DMA传输能力。
某些DMA控制器也允许外部存储器与内部存储器，以及存储器空间内的数据传递。
若设计者仔细地
设计系统，将取得巨大的性能提升，因为任何DMA控制器传输的数据都不需要处理器核“操心”。
Blackfin处理器支持二维DMA的传输，如图1所示。
左侧显示的是输入缓冲区数据，红、绿、蓝三基色数据交替放置。
一维到二维的DMA转换将交替的数据转换成独立的红、绿、蓝数据。
图1的左下角为读入数据的伪程序代码。
如果没有DMA控制器，这些数据传输就只能由处理器核完成。
使用DMA 控制器后，则DMA负责数据传输，传输完毕并中断处理器核，处理器核则可解放出来做其他任务，如数据处理等。
图1：二维DMA存储器访问模式。
DMA也可以与高速缓存联合使用。
通常，DMA传输首先将高速外设中的数据读入到处理器的外部存储器，数据高速缓存则将数据从外部存储器读入到处理器内部。
进行这种操作通常需要使用“乒乓”缓冲器，一个缓冲区用于数据传输，另一个用于数据处理，图2说明了这种操作方式。
DMA控制器将数据传输到buffer0时，处理器核则访问buffer1，反之亦然。
图2：DMA和高速缓存联合使用时数据一致性的维护。
当联合使用DMA和高速缓存时，维持DMA控制器读入的数据与高速缓存中数据的一致性是很重要的，图2说明了如何完成这一操作。
当外设生成新的数据，DMA控制器则将数据放置在一个新的缓冲区，并产生中断，通知处理器核可以处理这些数据。
当处理器核处理该缓冲区数据前，与该缓冲区相应的高速缓存行被设为无效，从而强制高速缓存从主存储器中取出数据，这样就可以确保一致性。
这种方法主要的缺点是它不能达到单一DMA模型的性能，这里DMA控制器采用将缓冲区的数据直接读入内部存储器的模式。
指令划分
指令划分(instruction partitioning)通常比较简单。
如果程序代码能容纳在内部存储器中，只需要关闭指令高速缓存，直接把程序代码映射到内部存储器就可以获得最大的效能。
然而，多数应用程序代码不能全部容纳在内部存储器中，所以必须打开高速指令缓存。
高速缓存容量通常小于外部存储器，但这并不是一个问题，因为对于多数嵌入式软件，“通常20％的程序代码的运行时间占整个运行时间的80％”。
大多数情况下，最耗时间的程序代码都很小，足够放置到高速缓存中，所以高速缓存器能够充分发挥其作用。
为了提高性能，还可以使用指令的线锁机制(line-locking mechanism)，锁定程序的最关键的部分代码。
如需要进一步提高性能，可以关闭指令高速缓存并采用“存储器覆盖”的机制代替，该机制使用DMA将程序代码传输到一个存储器块，而同时在另一个存储器块上执行操作。
数据划分
数据划分通常没有指令划分那么简单。
和程序代码划分一样，如果数据缓冲区可以被容纳在内部存储器中，你就没有多余的工作。
如果不是，首要任务就是要区分静态数据(如用于查找表)和动态数据。
数据高速缓存在静态数据方面使用较好，而DMA通常在动态数据方面性能更佳。
即使使用了数据高速缓存，也通常需要设立一个外设DMA传输通道，将数据从外设传输到外部存储器。
如果采用了数据高速缓存，可以将这些数据读入到内部存储器，只要在访问数据前使高速缓存的缓冲区无效即可。
如果正在使用DMA，则可以建立DMA传输，将数据从外部存储器读入到内部存储器。