VHDL复习题

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vhdl期末考试复习题大全 (2)

VHDL 改错题VHDL复习一．改错题1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：●CASE sel IS●WHEN“00”=>q<=a；●WHEN“01”=>q<=b；●WHEN“10”=>q<=c；●WHEN“11”=>q<=d；●END CASE；●答案：CASE语句缺“WHEN OTHERS”语句。

2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC 类型的输入端口，请判断下面给出的程序片段：●LIBRARY IEEE；●USE IEEE.STD_LOGIC_1164.ALL；●ENTITY add IS●PORT（data_in1, data_in2：IN INTEGER；●data_out：OUT INTEGER）；●END add；●ARCHTECTURE add_arch OF add IS●CONSTANT a:INTEGER<=2；●BEGIN●data_out<=( data_in1+ data_in2) * a；●END addsub_arch；答案：常量声明时赋初值的“<=”符号应改用“:=”符号。

3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：●ARCHITECTURE test_arch OF test IS●BEGIN●SIGNAL B：STD_LOGIC；●Q<= B；END test_arch答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。

VHDL复习题

一、选择题( A )1．一个项目的输入输出端口是定义在：A. 实体中B. 结构体中C. 任何位置D. 进程体( B)2．描述项目具有逻辑功能的是：A. 实体B. 结构体C. 配置D. 进程( A )3．关键字ARCHITECTURE定义的是：A. 结构体B. 进程C. 实体D. 配置( D )4．VHDL语言中变量定义的位置是：A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置( D )5．VHDL语言中信号定义的位置是：A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置( B )6．变量是局部量可以写在：A. 实体中B. 进程中C. 线粒体D. 种子体中( A )7．变量和信号的描述正确的是：A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别( B )8. 变量和信号的描述正确的是：A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别( )9．对于信号和变量的说法，哪一个是不正确的：A. 信号用于作为进程中局部数据存储单元B. 变量的赋值是立即完成的C. 信号在整个结构体内的任何地方都能适用D. 变量和信号的赋值符号不一样( A )10．下列关于变量的说法正确的是：A.变量是一个局部量，它只能在进程和子程序中使用B.B. 变量的赋值不是立即发生的，它需要有一个δ延时C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量D. 变量赋值的一般表达式为：目标变量名<= 表达式( C )11．可以不必声明而直接引用的数据类型是：A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的( C )12．STD_LOGIG_1164中定义高阻的字符是：A. XB. xC. zD. Z( A )13．STD_LOGIG_1164中字符H定义的是：A. 弱信号1B. 弱信号0C. 没有这个定义D. 初始值( B )14．使用STD_LOGIG_1164中的数据类型时：A. 可以直接调用B. 必须在库和包集合中声明C. 必须在实体中声明D. 必须在结构体中声明( B )15．关于转化函数说法正确的是：A. 任何数据类型都可以通过转化函数相互转化B. 只有特定类型的数据类型可以转化C. 任何数据类型都不能转化D. 前面说法都是错误的( C )16．VHDL运算符优先级说法正确的是：A. 逻辑运算的优先级最高B. 关系运算的优先级最高C. 逻辑运算的优先级最低D. 关系运算的优先级最低( D )17．VHDL运算符优先级说法正确的是：A. NOT的优先级最高B. AND和NOT属于同一个优先级C. NOT的优先级最低D. 前面的说法都是错误的( D )18．VHDL运算符优先级说法正确的是：A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级( B )19．如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是：A. 0B. 1C. 2D. 不确定( B )20．正确给变量X赋值的语句是：A. X<=A+B;B. X:=A+b;C. X=A+B;D. 前面的都不正确( )21．VHDL文本编辑中编译时出现如下的报错信息，其错误原因是：Error: VHDL syntax error: choice value length must match selector expression value lengthA. 表达式宽度不匹配B. 错将设计文件存入了根目录，并将其设定成工程C. 设计文件的文件名与实体名不一致D. 程序中缺少关键词( D )22．在VHDL语言中，下列对时钟边沿检测描述中，错误的是：A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if clk’stable and not clk = ‘1’ then( D )23．在VHDL中，可以用以下哪条语句表示检测clock下降沿：A. clock’ eventB. clock’ event and clock=’1’(上升沿)C. clock=’0’D. clock’ event and clock=’0’( D )24．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A. IEEE库B. VITAL库C. STD库D. WORK工作库( A )25．VHDL常用的库是：A. IEEEB. STDC. WORKD. PACKAGE( B )26．下列语句中，不属于并行语句的是：A. 进程语句B. CASE语句C. 元件例化语句D. WHEN…ELSE…语句( D )27．下面哪一个可以用作VHDL中的合法的实体名：A. ORB. V ARIABLEC. SIGNALD. OUT1( B )28．下列关于CASE语句的说法不正确的是：A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内B. CASE语句中必须要有WHEN OTHERS=>NULLC. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现D. CASE语句执行必须选中，且只能选中所列条件语句中的一条( D )29．VHDL中,为目标变量赋值符号是：A. =:B. =C. <=D. :=( B )30．VHDL语言是一种结构化设计语言，一个设计实体（电路模块）包括实体与结构体两部分，结构体描述：A. 器件外部特性B. 器件的内部功能C. 器件的综合约束D. 器件外部特性与内部功能。

(完整版)VHDL复习

百度题库VHDL复习资料1.一个完整的VHDL程序，一般有哪几部分组成，它们分别描述的是什么？答：、VHDL程序的基本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。

2.IF THEN语句、case when语句、with select语句各是什么类型语句，顺序语句必须放在什么地方？答：IF THEN语句与case when语句是顺序语句，with select语句是并行语句，顺序语句必须放在进程中。

3.结构体中常用的功能描述方式有几种？答：1）行为描述方式 2）数据流描述方式 3）结构化描述方式4.QuartusⅡ是CPLD/FPGA集成开发软件，基于QuartusⅡ软件进行设计开发，包括几个步骤，分别是什么？答：步骤分别是：1）新建项目 2）设计输入 3）分析综合及设计编译4）时序仿真 5）引脚分配及下载配置5.1987VHDL标准中规定标识符由什么组成，有什么具体要求？答：标识符可以由英文字母，数字，下划线“-”等组成选择填空1.在VHDL语言中，下列对时钟边沿检测描述中，错误的是（ D ）。

A.if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then2.一个项目的输入输出端口是定义在（ A ）。

A.实体中B.结构体中C.任何位置D.进程体3. 下列语句中，不属于并行语句的是（ B ）。

A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句4.描述项目具有逻辑功能的是（ B ）。

A.实体B.结构体C.配置D.进程5.关键字ARCHITECTURE定义的是（ A）。

A.结构体B.进程C.实体D.配置6.关键字ARCHITECTURE定义的是( A )。

A.结构体B.进程C.实体D.配置7.QUARTESII中编译VHDL源程序时要求（ A ）。

vhdl期末考试复习题大全

VHDL 复习一．问答题一．问答题1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？赋值符号分别是什么？两种赋值符号有什么区别？l 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。

信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。

语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。

l 信号赋值符号为“<=”变量赋值用变量赋值用““:=”。

信号赋值符号用于信号赋值动作，信号赋值符号用于信号赋值动作，不立不立即生效。

变量，赋值符号用于变量赋值动作，立即生效。

即生效。

变量，赋值符号用于变量赋值动作，立即生效。

2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？l 进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以“，”号分隔。

当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。

件发生，进程再次被激活，如此循环往复。

3什么是库、程序包、子程序、过程调用和函数调用？什么是库、程序包、子程序、过程调用和函数调用？l 库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、调用。

子程序由过程和函数组成。

在子程序调用过程中，过程能返回多个变量，多个变量，函数只能返回一个变量。

函数只能返回一个变量。

若子程序调用的是一个过程，若子程序调用的是一个过程，若子程序调用的是一个过程，就称为过程调用，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。

过程调用、函数调用都是子程序调用。

vhdl语言期末考试试题及答案

vhdl语言期末考试试题及答案试题：VHDL语言期末考试试题一、选择题（每题2分，共20分）1. VHDL中的实体（entity）定义了什么？A. 模块的内部结构B. 模块的接口C. 模块的测试环境D. 模块的实现方式2. 在VHDL中，下列哪个关键字用于定义信号的初始值？A. initialB. defaultC. signalD. constant3. 下列哪个不是VHDL中的并发语句？A. processB. ifC. forD. assign4. VHDL中，哪个属性可以用来获取信号的上升沿？A. 'eventB. 'last_valueC. 'rising_edgeD. 'next5. 在VHDL中，以下哪个是组合逻辑的描述方式？A. 过程（process）B. 并发信号赋值C. 时序逻辑D. 状态机6. VHDL中，哪个语句用于定义数组？A. arrayB. vectorC. recordD. type7. 下列哪个不是VHDL中的文件类型？A. textB. binaryC. waveD. memory8. VHDL中，哪个关键字用于定义一个过程？A. procedureB. processC. functionD. block9. 在VHDL中，哪个属性可以用来获取信号的当前值？A. 'delayedB. 'stableC. 'eventD. 'value10. VHDL中，哪个关键字用于定义一个函数？A. functionB. procedureC. processD. block二、简答题（每题5分，共20分）1. 简述VHDL中的并发与顺序执行的区别。

2. 解释VHDL中的信号与变量的区别。

3. 描述VHDL中时序逻辑与组合逻辑的区别。

4. 说明VHDL中文件I/O的基本操作。

三、编程题（每题15分，共30分）1. 编写一个VHDL程序，实现一个4位二进制加法器。

复习资料VHDL大题

信号和变量的主要区别：
1. 变量是一个局部量，只能用于进程或子程序中；
信号是一个全局量，它可以用来进行进程之间的通信。 2. 变量赋值立即生效，不存在延时行为；
信号赋值具有非立即性，信号之间的传递具有延时性。
3. 变量用作进程中暂存数据的单元；信号用作电路中的信号连线。
4. 信号赋值可以出现在进程中，也可以直接出现在结构体中，但它们的运行含义不同：前者属顺序信号赋值，此时的赋值操作要视进程是否已被
2. 敏感信号等待语句，即敏感信号一旦发生变化将
3例. 1条：两件n利个a等n条用d待x件W：语才A句I能T。语结被P句束R此O设挂语C起计E句S状与挂S 态非起，门的重电进新路程结出启需。束敏动满挂感：足起信如，号再表下次的启进动程进中程不。能使VH用D任L规何定形，式已的列
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条此件信。件号表改达变式后中，B所E且含G满4WyI信N.<足A=号aI超W故TN发A时AO不生INNT等再D语了a待b，讨句变；W任语b所A论何化；I句T地设；）语方的（。句。条此。一语般句，不WA可IT综语合句可，用于进程中的
\100$\， \2chip\， \4screens\等。 (5) 扩展标识符中允许多个下划线相连。例如： \Four_screens\，
\TWO_Computer_sharptor\等。 (6) 扩展标识符区分大小写。例如: \EDA\ 与\eda\不同。 (7) 扩展标识符与短标识符不同。例如:\COMPUTER\ 与Computer不同。
复习资料VHDL大题
硬件描述语言 VHDL ：
VHDL 的英文全名是VHSIC (Very High
Speed Integrated Circuits) Hardware Description Language ，即超高速集成电路硬件描述语言。

VHDL复习资料

一．填空（每空1分，共20分）1．MAX+plusII是ALTERA 公司自己开发的EDA 工具软件。

2． VHDL设计实体的基本结构由库、程序包、实体、结构体、配置等部分构成。

３．在VHDL中最常用的库IEEE 标准库，最常用的包集合是1164。

４．在VHDL的端口声明语句中，端口方向包括输入（in）、输出（out）、输入|输出（inout）、缓冲和。

5.VHDL的顺序语句只能出现在进程、函数、过程中，是按程序书写顺序自上而下，一条一条地执行。

6.VHDL的块语句是并行语句结构,它的内部是由并行语句构成的7.VHDL的变量（VARIABLE）是一种局部量，只能在进程、函数和过程中声明和使用。

8.MAX+plusII支持文本、原理图、波形、符号编辑等不同的编辑方式。

9.MAX+plusII工具软件有功能、时序、仿真等功能。

10.MAX—PLUSⅡ的波形编辑文件分波形输入和波形仿真，它们的文件扩展名分别是W D F 和S C F。

11.VHDL的实体声明部分指定了设计单元的输入输出端口，它是设计实体对外的通信界面，是外界可以看到的部分。

12.CPLD和FPGA的含义分别是复杂可编程逻辑器件，现场可编程门阵列。

13.在VHDL中,含WAIT语句的进程Process的括号不能再加敏感量 ,否则是非法的.14.VHDL的Process（进程）语句是由顺序语句组成的，但其本身却是并发语句结构。

15.VHDL的子程序有函数和过程两种类型。

16.在VHDL中,标准逻辑位数据有 0和1种逻辑值。

17.MAX—PLUSⅡ的仿真分功能仿真和时序仿真。

18.VHDL的变量（VARIABLE）是一个功能变量，只能在进程、函数和过程中声明和使用。

19.VHDL的数据对象包括常数、变量、信号和文件。

20. 实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

20.VHDL语言的字符是以字母的下划线括起来的数字、字母和符号。

vhdl期末考试题库及答案

vhdl期末考试题库及答案VHDL期末考试题库及答案一、选择题1. VHDL是一种用于电子设计自动化的硬件描述语言，主要用于描述什么？A. 软件程序B. 硬件电路C. 数据库D. 操作系统答案：B2. 在VHDL中，哪个关键字用于定义一个进程？A. processB. procedureC. functionD. package答案：A3. 下列哪个不是VHDL的预定义数据类型？A. bitB. integerC. realD. boolean答案：A4. VHDL中，哪个属性用于获取信号的稳定值？A. 'stable'B. 'event'C. 'quiet'D. 'transaction'答案：A5. 在VHDL中，以下哪个是合法的信号赋值语句？A. signal a : integer := 5;B. signal a : integer is 5;C. signal a <= 5;D. signal a : integer = 5;答案：C二、简答题1. 简述VHDL中的并发语句和顺序语句的区别。

答案：并发语句用于描述多个独立操作同时发生，如进程和并行块；顺序语句描述操作的顺序执行，如if语句、case语句等。

2. 解释VHDL中的时序仿真和功能仿真的区别。

答案：时序仿真考虑了信号的时序特性，如延迟和时间，用于验证设计在实际工作条件下的行为；功能仿真则不关心时序，只验证设计的功能正确性。

三、编程题1. 编写一个VHDL程序，实现一个简单的二进制加法器。

答案：```vhdlentity adder isport(A, B : in bit_vector(1 downto 0);Sum : out bit_vector(1 downto 0);Carry : out bit);end entity adder;architecture behavior of adder isbeginprocess(A, B)begincase A iswhen "00" => Sum <= "00"; Carry <= '0';when "01" => Sum <= "01"; Carry <= '0';when "10" => Sum <= "01"; Carry <= '0';when "11" => Sum <= "10"; Carry <= '1';end case;end process;end architecture behavior;```四、论述题1. 论述在VHDL中使用测试平台（testbench）的重要性。

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( A )31．大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能：A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲( C )32．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是：A. FPGA是基于乘积项结构的可编程逻辑器件B. FPGA是全称为复杂可编程逻辑器件C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构( D )33．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：A. CPLD是基于查找表结构的可编程逻辑器件；B. CPLD即是现场可编程逻辑器件的英文简称；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构；( D )34．下列标识符中，哪个是不合法的标识符：A. State0B. 9moonC. Not_Ack_0D. signal( D )35．下列4个VHDL标识符中正确的是：A. 10#128#B. 16#E#E1C. 74HC124D. X_16( D )36．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：A. ①②③④B. ②①④③C. ④③②①D. ②④③①( B )37．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→_____→综合→适配→_____→编程下载→硬件测试：①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A. ③①B. ①②C. ④⑤D. ④②( )38．关于VHDL中的数字，请找出以下数字中最大的一个：A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E1( B )39．下列语句中，不属于并行语句的是：A. 进程语句B. CASE语句C. 元件例化语句D. WHEN…ELSE…语句( D )40．在VHDL语言中，下列对进程语句的结构及语法规则描述中，不正确的是：A. PROCESS为一无限循环语句B. 敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C. 当前进程中声明的变量不可用于其他进程D. 进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成( C )41．进程中的信号赋值语句，其信号更新是：A. 按顺序完成B. 比变量更快完成C. 在进程的最后完成D. 都不对二、名词解释题写出下列缩写的中文（或者英文）含义FPGAVHDLHDLCPLDPLDGALLABCLBLUTEDARTLASIC三、简答题1．简述信号与变量的区别2．描述VHDL语言程序的基本结构，并简述各部分的功能3．描述可编程逻辑器件的类型，并简要描述其特点4．比较FPGA 与CPLD 的异同5．简述变量、信号和端口的区别6．简述FPGA的系统结构7．简述CPLD的系统结构四、程序填空题1．以下程序是十进制计数器的VHDL描述，试补充完整。

LIBRARY IEEE;USE IEEE. .ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ;END CNT10;ARCHITECTURE bhv OF ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)IF THEN -- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0'); -- 置零ELSEQ1 <= Q1 + 1 ; -- 加1END IF;END IF;END PROCESS ;; -- 输出END bhv;2．以下程序是BCD码表示0～99计数器的VHDL描述，试补充完整。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE ;ENTITY cnt100b isport( c lk, rst, en : in std_logic;cq : out std_logic_vector(7 downto 0); -- 计数输出cout: out std_logic); -- 进位输出END ENTITY cnt100b;bhv of cnt100b isBEGINPROCESS (clk, rst, en)cqi : std_logic_vector(7 downto 0);BEGINif rst = '1' thencqi := ; -- 计数器清零elseif then -- 上升沿判断if en = '1' thenif cqi(3 downto 0) < "1001" then -- 比较低4位; -- 计数加1elseif cqi(7 downto 4) < "1001" then -- 比较高4位cqi := cqi + 16;elsecqi := (others => '0');end if;cqi ( ) := “0000”; -- 低4位清零end if;end if;;end if;if cqi = “” then -- 判断进位输出cout <= '1';elsecout <= '0';end if;;END PROCESS;END ARCHITECTURE bhv;3．以下程序是多路选择器的VHDL描述，试补充完整。