数字系统设计题目

合集下载

数字系统综合设计 猜数字游戏

数字系统综合设计 猜数字游戏

数字系统综合设计——猜数字游戏一、课题介绍猜数字(又称 Bulls and Cows )是一种大概于20世纪中期兴起于英国的益智类小游戏。

一般由两个人玩,也可以由一个人和电脑玩,在纸上、在网上都可以玩。

这种游戏规则简单,但可以考验人的严谨和耐心。

标准规则:通常由两个人玩,一方出数字,一方猜。

出数字的人要想好一个没有重复数字的4位数,不能让猜的人知道。

猜的人就可以开始猜。

每猜一个数字,出数者就要根据这个数字给出几A几B,其中A前面的数字表示位置正确的数的个数,而B前的数字表示数字正确而位置不对的数的个数。

如正确答案为5234,而猜的人猜5346,则是1A2B,其中有一个5的位置对了,记为1A,而3和4这两个数字对了,而位置没对,因此记为2B,合起来就是1A2B。

接着猜的人再根据出题者的几A几B 继续猜,直到猜中(即4A0B)为止。

整个系统由VHDL语言写成,以Quartus作为开发平台,以自上而下的逐步细化的方式完成。

各模块有很好的独立性、整个系统的功能完善,效果很好。

二、具体实施方案从键盘输入0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F分别代表不同意义。

0,1,2,3,4,5,6,7,8,9代表输入的数字A代表清除(刚才输入的数字)clearB代表输入确定键enterC cin 无实际意义D代表输入的为被猜的数字answerE代表输入的为猜的数字guessF :刚开始程序的初始化resLed数码管:An:表示数字猜对并且位置也对的个数Bn:表示数字猜对并且位置不对的个数Temp:由四个数码管表示当时的(guess或answer)数字程序的关键是判断输入的为数字还是字母以及状态的转变等等键盘的设计方案如下:对键盘的四行进行每个时刻有且只有一个低电平的扫描,监测四个列扫描是否有变化,如有变化,记录下四个行和四个列的值,在由译码电路翻译成程序核心模块所需要的代码。

三、面板图:输入有:0,1,2,3,4,5,6,7,8,9代表输入的数字A代表清除(刚才输入的数字)clearB代表输入确定键enterC cin 无实际意义D代表输入的为被猜的数字answerE代表输入的为猜的数字guessF :刚开始程序的初始化res输出有:An:表示数字猜对并且位置也对的个数Bn:表示数字猜对并且位置不对的个数Temp:由四个数码管表示当时的(guess或answer)数字四、系统结构图:系统框图:修改棋子状态反馈给状态机用于后续判断顶层结构图: Keyboard4_4模块:检测键盘输入并进行译码。

数字系统课程设计 红外线遥控接收器

数字系统课程设计 红外线遥控接收器

数字系统课程设计报告第一部分设计题目及要求本次课程设计的题目及要求如下:一、设计题目红外线遥控接收器二、设计步骤1、EDA实验板组装调试参照提供的EDA实验板电路原理图、PCB图以及元器件清单进行电路板的组装。

电路板组装完成后,编写三个小程序进行电路板测试。

2、红外遥控系统的设计(1)发射编码部分使用指定的元器件在万用板上完成红外遥控器的制作。

(2)接收解码部分接收解码用VHDL语言编写程序,在EDA实验板上实现解码。

二、功能要求1、将一体化红外接收解调器的输出信号解码(12个单击键、6个连续键,单击键编号为7-18,连续键编码为1-6),在EDA实验板上用七段数码管显示出来。

2、当按下遥控器1—6号连续键时,在EDA实验板上用发光二极管点亮作为连续键按下的指示,要求遥控器上连续键接下时指示灯点亮,直到松开按键时才熄灭,用于区别单击键。

3、EDA实验板上设置四个按键,其功能等同于遥控器上的1—4号按键,当按下此四个按键时七段数码管分别对应显示“1”、“2”、“3”、“4”。

4、每当接收到有效按键时,蜂鸣器会发出提示音。

第二部分设计分析本次课程设计包括两大部分,一是电路设计及电路焊接,二是程序的设计及编写。

电路部分,根据题目要求,要做到红外发送,显然整个电路系统要分为红外发射和红外接收两个电路,分别做到红外的编码发射和译码接受,再在接收板上显示接受到的红外信号。

另外还包括一个从电脑下载程序到芯片上的下载线电路。

一、红外发射电路本次课程设计的红外遥控器由红外遥控专用芯片PT2248作为编码及发送部分,PT2248最大可用作18路红外遥控系统的编码,其内部己集成了38kHz的红外载波振荡及相应的数字脉码调制电路,只需外接3×6的矩阵式按键、红外发光二极管及其驱动电路等少量元器件便可完成编码发送的功能。

由PT2248和少量外围元件组成的红外遥控发射电路如下图所示芯片的发送指令由12位码组成,其中C1~C3是用户码,可用来确定不同的模式。

数字系统设计 期中考试试卷 及答案

数字系统设计 期中考试试卷 及答案

《数字系统设计》期中考试试卷A (闭卷)班级学号姓名成绩一.单项选择题(每题2分,共20分)1.表示任意两位无符号十进制数需要( B )二进制数。

A.6 B.7 C.8 D.92.补码1.1000的真值是( D )。

A.+1.0111 B. -1.0111 C. -0.1001 D. -0. 10003.根据反演规则,F=(A’+C)(C+DE)+E’的反函数为( A )。

A. F'=(AC'+C'(D'+E'))EB. F’=AC+C(D+E)EC. F'=(AC’+C’D’+E’)ED. F’=A’C+C(D+E)E’4.要使JK触发器在时钟作用下的新态与初态相反,JK端取值应为( D )。

A.JK=00 B. JK=01 C. JK=10 D. JK=115.设计一个四位二进制码的奇偶位发生器(假定采用偶检验码),需要( B )个2输入的异或门。

A.2 B. 3 C. 4 D. 56.在下列三个逻辑函数表达式中,( A )是最小项表达式。

A. Y(A,B)=AB’+A’BB. Y(A,B,C)= AB’+A’B +A’BC+AB’CC. Y(A,B,C)=A’BC+AB’C+BC’D. Y(A,B,C,D)=A’B’C’+AC’B+ABC+A’B’C7.采用OC门主要解决了( B )。

A. TTL与非门不能相与的问题B. TTL与非门不能线与的问题C. TTL与非门不能相或的问题D. TTL与非门抗干扰的问题8.逻辑函数F=AB'+CD',其对偶函数F*为( C )。

A. (A’+B’)(C’+D’)B. (A’+B)(C’+D)C. (A+B’)(C+D’)D. (A+B)(C+D)9.逻辑函数Y=(AB+B)CD+(A+B)(B+C)的最简与或形式为( B )。

A. AB+CB. AC+BC. A+BCD. AB+BC+AC10.卡诺图上变量的取值顺序是采用( B )的形式,以便能够用几何上的相邻关系表示逻辑上的相邻。

《verilog_数字系统设计课程》(第二版)思考题答案

《verilog_数字系统设计课程》(第二版)思考题答案

《verilog_数字系统设计课程》(第⼆版)思考题答案绪论1.什么是信号处理电路?它通常由哪两⼤部分组成?信号处理电路是进⾏⼀些复杂的数字运算和数据处理,并且⼜有实时响应要求的电路。

它通常有⾼速数据通道接⼝和⾼速算法电路两⼤部分组成。

2.为什么要设计专⽤的信号处理电路?因为有的数字信号处理对时间的要求⾮常苛刻,以⾄于⽤⾼速的通⽤处理器也⽆法在规定的时间内完成必要的运算。

通⽤微处理器芯⽚是为⼀般⽬的⽽设计的,运算的步骤必须通过程序编译后⽣成的机器码指令加载到存储器中,然后在微处理器芯⽚控制下,按时钟的节拍,逐条取出指令分析指令和执⾏指令,直到程序的结束。

微处理器芯⽚中的内部总线和运算部件也是为通⽤⽬的⽽设计,即使是专为信号处理⽽设计的通⽤微处理器,因为它的通⽤性也不可能为某⼀特殊的算法来设计⼀系列的专⽤的运算电路⽽且其内部总线的宽度也不能随便的改变,只有通过改变程序,才能实现这个特殊的算法,因⽽其算法速度也受到限制所以要设计专⽤的信号处理电路。

3.什么是实时处理系统?实时处理系统是具有实时响应的处理系统。

4.为什么要⽤硬件描述语⾔来设计复杂的算法逻辑电路?因为现代复杂数字逻辑系统的设计都是借助于EDA⼯具完成的,⽆论电路系统的仿真和综合都需要掌握硬件描述语⾔。

5.能不能完全⽤C语⾔来代替硬件描述语⾔进⾏算法逻辑电路的设计?不能,因为基础算法的描述和验证通常⽤C语⾔来做。

如果要设计⼀个专⽤的电路来进⾏这种对速度有要求的实时数据处理,除了以上C语⾔外,还须编写硬件描述语⾔程序进⾏仿真以便从电路结构上保证算法能在规定的时间内完成,并能通过与前端和后端的设备接⼝正确⽆误地交换数据。

6.为什么在算法逻辑电路的设计中需要⽤C语⾔和硬件描述语⾔配合使⽤来提⾼设计效率?⾸先C语⾔很灵活,查错功能强,还可以通过PLI编写⾃⼰的系统任务,并直接与硬件仿真器结合使⽤。

C语⾔是⽬前世界上应⽤最为⼴泛的⼀种编程语⾔,因⽽C程序的设计环境⽐Verilog HDL更完整,此外,C语⾔有可靠地编译环境,语法完备,缺陷缺少,应⽤于许多的领域。

《数字系统设计》总复习题

《数字系统设计》总复习题

《数字系统设计》复习题一、选择题1.一个项目的输入输出端口是定义在。

A.实体中B.结构体中C.任何位置D.进程体2.描述项目具有逻辑功能的是。

A.实体B.结构体C.配置D.进程3.关键字ARCHITECTURE定义的是。

A.结构体B.进程C.实体D.配置4. MAXPLUSII中编译VHDL源程序时要求。

A.文件名和实体可以不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定5. 1987标准的VHDL语言对大小写是。

A.敏感的B.只能用小写C.只能用大写D.不敏感6.关于1987标准的VHDL语言中,标识符描述正确的是。

A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7.关于1987标准的VHDL语言中,标识符描述正确的是。

A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符8.符合1987VHDL标准的标识符是。

A. A_2B. A+2C. 2AD. 229.符合1987VHDL标准的标识符是。

A. a_2_3B. a_2C. 2_2_aD. 2a10.不符合1987VHDL标准的标识符是。

A. a_1_inB. a_in_2C. 2_aD. asd_111.不符合1987VHDL标准的标识符是。

A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是。

A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置13. VHDL语言中信号定义的位置是。

A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置14.变量是局部量可以写在。

A.实体中B.进程中C.线粒体D.种子体中15.变量和信号的描述正确的是。

A.变量赋值号是:=B.信号赋值号是:=C.变量赋值号是<=D.二者没有区别16.变量和信号的描述正确的是。

A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程别17.关于VHDL数据类型,正确的是。

数字系统设计期中试卷(09级)

数字系统设计期中试卷(09级)
6.()的功能是在地址选择信号的控制下,分时从多路输入数据中选择一路作为输出。
A.数据分配器B.数据选择器C.编码器D.译码器
7.下面列出的选项中,()不是消除竞争-冒险的方法。
A.修改逻辑设计B.接入滤波电容C.引入选通脉冲D.进行时序仿真
8.设x是一个STD_LOGIC_VECTOR(7 DOWNTO 0)类型的信号,则信号赋值语句x<=’0’ & x(7 DOWNTO 1)的作用是将x()。
2.一个逻辑函数可有多种表达形式,下面几种形式中,()一定是唯一的。
A.最小项表达式B.最简或与式C.最简与或式
3.8位二进制补码能够表示的十进制有符号数的范围是()
A.0255B.-128+127C.-255+255D.-127+127
4.根据对偶规则可写出F=A+((BC)+B(A+C))的对偶式为FD=()。
6.可以将若干个TTL与非门的输出直接连接在一起,实现线与的功能。()
7.利用逻辑门实现某逻辑函数时,逻辑门的多余输入端可以悬空。()
8.在VHDL程序中,为了能够读取某输出信号的状态,应将它设置为BUFFER模式。()
9.在VHDL语法中,变量赋值是立即生效的,不允许出现附加延时。()
10.一个逻辑门可以有两个扇出系数,分别是输出高电平时和输出低电平时的扇出系数。()
3.(10分)试用一个8选1的数据选择器及反相器设计一个逻辑电路,完成下面的功能(A、B为数据输入端)。画出逻辑电路图,并写出设计过程。
S1S0
F
0 0
AB
0 1
A+B
1 0
A⊙B
1 1
AB
2.含2个逻辑变量的逻辑函数F=AB+AB的值恒等于1。()

2014年PLD习题集(含参考答案)数字系统设计

2014年PLD习题集(含参考答案)数字系统设计

第1章习题1.1 名词解释PROM CPLD FPGA ASICJTAG边界扫描FPGA/CPLD编程与配置逻辑综合PAL EDA GAL IP-CORE ISP ASIC RTL FPGA SOPC CPLDIP-CORE SOC和SOPC EDA/CAD1.2 现代EDA技术的特点有哪些?采用HDL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Top-down设计方式?(P4)1.4 数字系统的实现方式有哪些?各有什么优缺点?74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FPGA等可编程器件来设计:用HDL描述、设计难度小、调试仿真方便,开发费用低,但单位成本较高,适合小批量应用专用集成电路设计:设计掩模成本高,适合大批量应用1.5什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?(P5)IP可重复使用的一种功能设计,可节省设计时间、缩短开发周期,避免重复劳动为大规模SOC设计提供开发基础、和开发平台。

1.6 用硬件描述语言设计数字电路有什么优势?优势:可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析,与工艺无关。

1.8 基于FPGA/CPLD的数字系统设计流程包括哪些步骤?(P8 图1.7)1.9 什么是综合?常用的综合工具有哪些?HDL→RTL→门级→网表的描述转换过程ALTERA:MAX-PLUSII,Quartus, Xilinx:ISE , Lattice: ispLERVER1.10 功能仿真与时序仿真有什么区别?功能仿真不考虑器件延时,而时序分析必须考虑在不同器件中的物理信号的延时1.11 数字逻辑设计描述分哪几个层级,各有什么特点。

1.12、为何任意组合逻辑电路可用通用的与阵列、或阵列组合来实现。

可表示为布尔代数方程,由乘积项的和表示1.13 FPGA与CPLD在实现方式或内部结构上的主要区别查表、与或阵列1.14 VerilogHDL与计算机程序设计语言主要区别(描述并行电路行为或结构、描述的串行指令流)1.15 简述“逻辑综合”功能作用。

数字系统设计与EDA技术课后练习题含答案

数字系统设计与EDA技术课后练习题含答案

数字系统设计与EDA技术课后练习题含答案一、十进制和二进制数转换练习题1:将十进制数87转换为二进制数。

答案1:87的二进制表示为1010111。

练习题2:将二进制数1110101转换为十进制数。

答案2:1110101的十进制表示为117。

练习题3:将十进制数170转换为八进制数。

答案3:170的八进制表示为252。

练习题4:将八进制数243转换为十进制数。

答案4:243的十进制表示为163。

练习题5:将十进制数189转换为十六进制数。

答案5:189的十六进制表示为0xBD。

练习题6:将十六进制数0x3F转换为十进制数。

答案6:0x3F的十进制表示为63。

二、布尔代数和逻辑门电路练习题1:使用逻辑门实现以下布尔代数:Y = (A and B and C) or D答案1:这个布尔代数可以用以下逻辑门实现: +----+A -------| ||AND +--------+B -------| | |+----+ +----v----+C --------------| || OR +----- YD --------------| |+----------+练习题2:设计一个电子逻辑门电路,将两个单字节二进制数相加。

输入是两个二进制数,输出是相加的结果。

假设不会有溢出。

答案2:这个电子逻辑门电路可以用以下连线和逻辑门实现:输入1 --> +-----+--> | |+-----+| | | ADD +--> C3 --------+ +-----+--> || |输入2 --> +-----+--> | | | | | | | ADD |+-----+--> C2 --------+-->| |--> | +--+--+| | ||| | ||+-----+--> ||||||+-----+--> C1 --------+--> 输出其中ADD代表一个加法器电路,C1-C3代表进位。

  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

4.1 多功能数字钟的设计
设置状态显示信号(发光管):LD_alert指示是 否设置了闹铃功能;LD_h指示当前调整的是小时 信号;LD_m指示当前调整的是分钟信号。 当闹铃功能设置后(LD_alert=1),系统应启动 一比较电路,当计时与预设闹铃时间相等时,启动 闹铃声,直到关闭闹铃信号有效。 整点报时由分和秒计时同时为0(或60)启动,与 闹铃声共用一个扬声器驱动信号out。 系统计时时钟为clk=1Hz,选择另一时钟 clk_1k=1024Hz作为产生闹铃声、报时音的时钟 信号。
4.2数字式竞赛抢答器
硬件系统示意图
图4-2-2 数字抢答器硬件系统示意图
4.3数字频率计
4.3.1设计要求 设计一个能测量方波信号频率的频率计,测量结果 用十进制数显示,测量的频率范围是1∼100KHz, 分成两个频段,即1∼999Hz,1KHz∼100KHz, 用三位数码管显示测量频率,用LED显示表示单位, 如亮绿灯表示Hz,亮红灯表示KHz。 具有自动校验和测量两种功能,即能用标准时钟校 验测量精度。 具有超量程报警功能,在超出目前量程档的测量范 围时,发出灯光和音响信号。
4.5洗衣机控制器
设置洗涤开始信号start,start有效则洗涤 时间计数器进行倒计数,并用数码管显示, 同时启动时序电路工作。 时序电路中含有20秒定时信号,10秒定时 信号,设为A、B,A、B为“0”表示定时时 间未到,A、B为“1”表示定时时间到。
4.5洗衣机控制器
时序电路状态表
4.1 多功能数字钟的设计
4.1.1设计要求 设计一个能进行时、分、秒计时的十二小时 制或二十四小时制的数字钟,并具有定时与 闹钟功能,能在设定的时间发出闹铃音,能 非常方便地对小时、分钟和秒进行手动调节 以校准时间,每逢整点,产生报时音报时。
4.1 多功能数字钟的设计
系统框图 :
图4-1-1 数字钟系统框图
4.5洗衣机控制器
系统框图
图4-5-2 洗衣机控制器系统框图
4.5洗衣机控制器
4.5.2设计提示 此设计问题可分为洗涤预置时间编码模块、 减法计数显示、时序电路、译码驱动模块四 大部分。
4.5洗衣机控制器
设置预置信号LD,LD有效后,可以对洗涤时间计数器 进行预置数,用数据开关K1∼K10分别代表数字1、 2、…、9、0,用编码器对数据开关K1∼K10的电平信 号进行编码,编码后的数据寄存。 编码器真值表
4.1 多功能数字钟的设计
主控电路状态表 :
4.1 多功能数字钟的设计
硬件系统示意图
图4-1-2 数字钟硬件系统示意图
4.2数字式竞赛抢答器
4.2.1 设计要求 设计一个可容纳四组参賽的数字式抢答器,每组设 一个按钮供抢答使用。抢答器具有第一信号鉴别和 锁存功能,使除第一抢答者外的按钮不起作用;设 置一个主持人“复位”按钮,主持人复位后,开始 抢答,第一信号鉴别锁存电路得到信号后,用指示 灯显示抢答组别,扬声器发出2∼3秒的音响。 设置犯规电路,对提前抢答和超时答题(例如3分 钟)的组别鸣笛示警,并由组别显示电路显示出犯 规组别。 设置一个计分电路,每组开始预置10分,由主持 人记分,答对一次加1分,答错一次减1分。
4.6电子密码锁
系统框图
图4-6-1 密码锁系统框图
4.6电子密码锁
4.6.2设计提示 此设计问题可分为密码输入删除控制模块、 寄存模块、比较模块、扫描显示几部分。
4.6电子密码锁
在密码输入删除控制模块中,用编码器对数据开关K1K10的电平信号进行编码,编码器真值表如表4-5-1所 列。输入密码是在锁打开的状态下进行的,每输入一位 数,密码在数码管上的显示左移一位。设置删除信号 back,每按下一次back,删除最后输入的数字,密码 在数码管的显示右移一位,并在左边空出的位上补充 “0”,状态表 :
4.2数字式竞赛抢答器
reset=0时,第一信号鉴别锁存电路、答题计时电路复位,此 状态下,若有抢答按钮按下,鸣笛示警并显示犯规组别; reset=1时,开始抢答,由第一信号鉴别锁存电路形成第一抢 答信号,进行组别显示,控制扬声器发出音响,并启动答题计 时电路,若计时时间到主持人复位信号还没有按下,则由扬声 器发出犯规示警声。 计分电路是一个相对独立的模块,采用十进制加/减计数器、 数码管数码扫描显示,设置复位信号reset1、加分信号up、减 分信号down,reset1=0时,所有得分回到起始分(10分), 且加分、减分信号无效;reset1=1时,由第一信号鉴别锁存 电路的输出信号选择进行加减分的组别,每按一次up,第一抢 答组加一分;每按一次down,第一抢答组组减一分。
第4章 数字系统设计题目
4 数字系统设计题目
4.1 多功能数字钟的设计 4.2 数字式竞赛抢答器 4.3 数字频率计 4.4 拔河游戏机 4.5 洗衣机控制器 4.6 电子密码锁 4.7 脉冲按键电话按键显示器 4.8 乘法器 4.9 乒乓球比赛游戏机 4.10 具有四种信号灯的交通灯控制器 4.11 出租车自动计费器 4.12 自动售邮票机 4.13 电梯控制器
4.2数字式竞赛抢答器
系统框图
图4-2-1 抢答器系统框图
4.2数字式竞赛抢答器
4.2.2设计提示 此设计问题可分为第显示模块四部分。 第一信号鉴别锁存模块的关键是准确判断出第一抢 答者并将其锁存,在得到第一信号后将输入端封锁, 使其它组的抢答信号无效,可以用触发器或锁存器 实现。设置抢答按钮K1、K2、K3、K4,主持人 复位信号reset,扬声器驱动信号out。
4.1 多功能数字钟的设计
4.1.2 设计提示 此设计问题可分为主控电路、计数器模块和 扫描显示三大部分,主控电路中各种特殊功 能的实现是这个设计问题的关键。
4.1 多功能数字钟的设计
用两个电平信号A、B进行模式选择,其中,AB=00为模式0, 系统为计时状态;AB=01为模式1,系统为手动校时状态; AB=10为模式2,系统为闹钟设置状态。 设置一个turn信号,当turn=0时,表示在手动校对时,选择 调整分钟部分;当turn=1时,表示在手动校对时,选择调整小 时部分。 设置一个change信号,在手动校时或闹钟设置模式下,每按 一次,计数器加1。 设置一个reset信号,当reset=0时,整个系统复位;当 reset=1时,系统进行计时或其它特殊功能操作。 设置一个关闭闹铃信号reset1,当reset1=0时,关闭闹铃信 号;reset1=1时,可对闹铃进行设置。
4.4拔河游戏机
硬件系统示意图
图4-4-2拔河游戏机硬件系统示意图
4.5洗衣机控制器
4.5.1 设计要求 设计一个洗衣机洗涤程序控制器,控制洗衣 机的电机作如下规律运转:
图4-5-1 洗衣机控制器控制要求
4.5洗衣机控制器
用两位数码管预置洗涤时间(分钟数),洗 涤过程在送入预置时间后开始运转,洗涤中 按倒计时方式对洗涤过程作计时显示,用 LED表示电机的正、反转,如果定时时间到, 则停机并发出音响信号。
4.4拔河游戏机
用一个四线-十六线译码器,输出接15个(或9个) 发光二极管,设置一个复位信号reset,比赛开始, reset信号使译码器输入为1000,译码后中心处二 极管点亮,当计数器进行加法计数时,亮点向右移, 减法计数时,亮点向左移。 当亮点移到任一方终端时,由控制电路产生一个信 号使计数器停止接受计数脉冲。 将双方终端二极管“点亮”信号分别接两个得分计 数显示电路,当一方取胜时,相应的得分计数器进 行一次得分计数,这样得到双方取胜次数的显示。 设置一个记分计数器复位信号reset1,使双方得分 可以清零。
4.5洗衣机控制器
状态编码为: S0=00 S1=01 S2=11 S3=10 若选JK触发器,其输出为Q2 Q1 逻辑赋值后的状态表:
4.5洗衣机控制器
设置电机正转信号run,反转信号rev,暂 停信号pause,由时序电路的输出Q2Q1经 译码驱动模块,可使显示信号正确反映电路 的工作状态,译码驱动模块真值表 :
4.6电子密码锁
设置密码确认信号set,当四位密码输入完毕后,按下set,则 密码被送寄存器锁存,比较模块得A数据,同时密码显示电路 清零。 设置密码锁状态显示信号lock,lock=0(LED灭)表示锁未开; lock=1(LED亮)表示锁已打开。设置关锁信号close,当密 码送寄存模块锁存后,按下close,则密码锁lock=0,锁被锁 上。 设置密码检验信号cheak,在lock=0状态下,从数据开关输入 四位开锁数码,按下cheak,则开锁数码送寄存模块锁存,数 据比较模块得到B数据,若A=B,则D触发器被置“1”,锁被 打开,否则,lock保持为“0”。 万能密码(例如0007)可预先设置在比较模块中。
4.3数字频率计
系统框图
图4-3-1 频率计系统框图
4.3数字频率计
4.3.2设计提示 此设计问题可分为测量/校验选择模块、计 数器模块、送存选择报警模块、锁存模块和 扫描显示模块几部分。
4.3数字频率计
测量/校验选择模块的输入信号为:选择信号selet、 被测信号meas、测试信号test,输出信号为CP1, 当selet=0时,为测量状态,CP1=meas;当 selet=1时,为校验状态,CP1=test。校验与测 量共用一个电路,只是被测信号CP1不同而已。 设置1秒定时信号(周期为2秒),在1秒定时时间 内的所有被测信号送计数器输入端。 计数器对CP1信号进行计数,在1秒定时结束后, 将计数器结果送锁存器锁存,同时将计数器清零, 为下一次采样测量做好准备。
4.3数字频率计
设置量程档控制开关K,单位显示信号Y,当K=0时,为 1∼999Hz量程档,数码管显示的数值为被测信号频率值,Y显 示绿色,即单位为Hz;当K=1时,为1KHz∼100KHz量程档, 被测信号频率值为数码管显示的数值乘1000,Y显示红色,即 单位为KHz。 设置超出量程档测量范围示警信号alert。计数器由四级十进制 计数构成(带进位C)。若被测信号频率小于1KHz(K=0), 则计数器只进行三级十进制计数,最大显示值为999.Hz,如果 被测信号频率超过此范围,示警信号驱动灯光、扬声器报警; 若被测信号为1KHz∼100KHz(K=1),计数器进行四位十进 制计数,取高三位显示,最大显示值为99.9KHz,如果被测信 号频率超过此范围,报警。
相关文档
最新文档