栅极材料的革命、可控硅、finFET

可控硅(SCR: Silicon Controlled Rectifier)是可控硅整流器的简称。

可控硅有单向、双向、可关断和光控几种类型。

它具有体积小、重量轻、效率高、寿命长、控制方便等优点，被广泛用于可控整流、调压、逆变以及无触点开关等各种自动控制和大功率的电能转换的场合。

折叠单向可控硅单向可控硅是一种可控整流电子元件，能在外部控制信号作用下由关断变为导通，但一旦导通，外部信号就无法使其关断，只能靠去除负载或降低其两端电压使其关断。

单向可控硅是由三个PN结PNPN组成的四层三端半导体器件，与具有一个PN结的二极管相比，单向可控硅正向导通受控制极电流控制;与具有两个PN结的三极管相比，差别在于可控硅对控制极电流没有放大作用。

折叠双向可控硅双向可控硅具有两个方向轮流导通、关断的特性。

双向可控硅实质上是两个反并联的单向可控硅，是由NPNPN五层半导体形成四个PN结构成、有三个电极的半导体器件。

由于主电极的构造是对称的(都从N层引出)，所以它的电极不像单向可控硅那样分别叫阳极和阴极，而是把与控制极相近的叫做第一电极A1，另一个叫做第二电极A2。

双向可控硅的主要缺点是承受电压上升率的能力较低。

这是因为双向可控硅在一个方向导通结束时，硅片在各层中的载流子还没有回到截止状态的位置，必须采取相应的保护措施。

双向可控硅元件主要用于交流控制电路，如温度控制、灯光控制、防爆交流开关以及直流电机调速和换向等电路。

如图２所示的ＳＣＲ结构图，可以看到，传统的ＳＣＲ结构就是在Ｎ－ｗｅｌｌ／Ｐ－ｗｅｌｌ的二极管结构中加入Ｎ＋和Ｐ＋的注入区形成的。

传统ＳＣＲ的特性曲线如图４所示，可以发现，引入的Ｎ＋和Ｐ＋注入区形成了ＳＣＲ的负阻特性。

由此，传统ＳＣＲ结构具备了小的导通电阻和很好的电流泄放能力，使其非常适合用于ＥＳＤ保护领域。

然而，由于其严重的负阻特性带来的非常严重的闩锁效应，限制了其应用的范围。

现代集成电路达到纳米尺度，得益于半导体工艺制程的进步，传统平面MOS 器件的技术极限开始显现：当器件栅长Lg 小于50 nm 时，短沟道效应（SCEs）不可忽略。

为抑制短沟道效应，文献[1-3]给出以下应对措施：通过调整器件沟道掺杂浓度或采用不同金属制成栅极等措施以有效改变阈值电压；采用高介电常数（高k）材料（如HfO2，ZrO2等）替代传统栅氧化层介质材料（SiO2）以获得在同等有效氧化层厚度（EOT）下更小的栅极漏电流。

虽然以上措施能在一定程度上减缓短沟道效应，但随着器件尺寸直逼量子级别，上述方法不能有效提升栅控能力。

此后，美国加州大学Berkeley分校胡振明教授及其团队率先提出的鳍式场效应管（FinFET）将原本仅通过单个栅极控制的平面结构改为多个栅极控制的三维立体结构，增大栅极控制面积，提升栅极控制力，从而进一步抑制小尺寸器件中的短沟道效应。

基于此思想，DighHisamoto 等人[4] 提出自对准双栅UTB MOSFET（超薄体场效应管）结构，该结构以Si0.4Ge0.6 作为栅极材料适用于20 nm 节点以下；Bin Yu 等人[5]给出一种适用于栅极长度及鱼鳍宽度分别缩减至10 nm 及12 nm 时的双栅FinFET 制程；Ji - Woon Yang 等人[6]提出轻掺杂三栅FinFET 拥有较强的短沟道抑制能力且几乎无须考虑拐角效应；AngadaB. Sachid 等人[7]提出用高介电常数材料HfO2（high-K）替代低介电常数材料SiO2（low-K）作为栅极与源漏端阻挡层（spacer）可明显优化P 型FinFET 性能参数。

MOSFET的栅极材料理论上MOSFET的栅极应该尽可能选择电性良好的导体，多晶硅在经过重掺杂之后的导电性可以用在MOSFET的栅极上，但是并非完美的选择。

MOSFET使用多晶硅作为的理由如下：⒈MOSFET的临界电压（threshold voltage）主要由栅极与通道材料的功函数（work function）之间的差异来决定，而因为多晶硅本质上是半导体，所以可以藉由掺杂不同极性的杂质来改变其功函数。

更重要的是，因为多晶硅和底下作为通道的硅之间能隙（bandgap）相同，因此在降低PMOS或是NMOS的临界电压时可以藉由直接调整多晶硅的功函数来达成需求。

反过来说，金属材料的功函数并不像半导体那么易于改变，如此一来要降低MOSFET的临界电压就变得比较困难。

而且如果想要同时降低PMOS和NMOS的临界电压，将需要两种不同的金属分别做其栅极材料，对于制程又是一个很大的变量。

⒉硅—二氧化硅接面经过多年的研究，已经证实这两种材料之间的缺陷（defect）是相对而言比较少的。

反之，金属—绝缘体接面的缺陷多，容易在两者之间形成很多表面能阶，大为影响元件的特性。

⒊多晶硅的融点比大多数的金属高，而在现代的半导体制程中习惯在高温下沉积栅极材料以增进元件效能。

金属的融点低，将会影响制程所能使用的温度上限。

不过多晶硅虽然在过去二十年是制造MOSFET栅极的标准，但也有若干缺点使得未来仍然有部份MOSFET可能使用金属栅极，这些缺点如下：⒈多晶硅导电性不如金属，限制了讯号传递的速度。

虽然可以利用掺杂的方式改善其导电性，但成效仍然有限。

有些融点比较高的金属材料如：钨（Tungsten）、钛（Titanium）、钴（Cobalt）或是镍（Nickel）被用来和多晶硅制成合金。

这类混合材料通常称为金属硅化物（silicide）。

加上了金属硅化物的多晶硅栅极有著比较好的导电特性，而且又能够耐受高温制程。

此外因为金属硅化物的位置是在栅极表面，离通道区较远，所以也不会对MOSFET的临界电压造成太大影响。

在栅极、源极与漏极都镀上金属硅化物的制程称为“自我对准金属硅化物制程”（Self-Aligned Silicide），通常简称salicide制程。

⒉当MOSFET的尺寸缩的非常小、栅极氧化层也变得非常薄时，例如现在的制程可以把氧化层缩到一纳米左右的厚度，一种过去没有发现的现象也随之产生，这种现象称为“多晶硅耗尽”。

当MOSFET的反转层形成时，有多晶硅耗尽现象的MOSFET栅极多晶硅靠近氧化层处，会出现一个耗尽层（depletion layer），影响MOSFET导通的特性。

要解决这种问题，金属栅极是最好的方案。

目前可行的材料包括钽（Tantalum）、钨、氮化钽（Tantalum Nitride），或是氮化钛（Titalium Nitride）。

这些金属栅极通常和高介电常数物质形成的氧化层一起构成MOS电容。

另外一种解决方案是将多晶硅完全的合金化，称为FUSI（FUlly-SIlicide polysilicon gate）制程。

栅极材料的革命(Gate Electrode)半导体制程技术的发展最为曲折离奇的故事应该算是栅极了，从MOSFET (Metal Oxide Semiconductor)的第一个字母我们就知道曾经的曾经这个栅极材料还是Metal Gate呢，可是现在8寸的主流又是Poly Gate了，到了12寸的45nm以下又还原到Metal Gate了，真正上演了佛家的前世轮回因缘理论。

今天，我们就来讲讲栅极氧化层以及栅极材料的革命发展史，以及其中遇到的问题都是什么？上个世纪70年代，MOSFET (MOS场效应晶体管)刚出来的时候结构非常简单，我十年前有幸做过2.25um的Metal Gate，工艺流程就是N/P WELL、N+/P+_S/D、GOX、CONT、METAL1、Passivation就结束了。

简单吧！但是这个Vt真心不好做，比现在的Buried Channel的PMOS还难做，主要涉及低温沉积AlSiCu否则很容易引入Surface Charge (Qss)。

而且对于Metal Etch的Power、RF要求非常高，Metal蚀刻之后还要有一步soft Etch，否则无法去除Metal Etch留下的Si residue (6寸时代因为Al穿刺问题，Target里面是含有1%的Si的)。

看flow的顺序就可以看出它是先做N+和P+的Source/Drain并退火激活，再去做Metal1的Gate，所以Metal1要确保能够接触Source/Drain，就必须留够Overlay （rule规定为0.5um)。

但是这样的Overlay在性能上是无法接受的，太浪费面积而且Overlay电容太大，GIDL(Gate Induced Drain Leakage)漏电也会很大。

所以后来发展到先做Gate再做Source/Drain，这样就可以自对准了，但是问题又来了，Source/Drain的掺杂必须要经过800C以上的高温激活，这Metal Gate的AlSiCu就没法承受了(熔点450C)，所以不得不寻求新的Gate Material，也就是我们现在用的Poly Gate。

（2um以前的时代都是Metal Gate，1.5um以下的时代都是Poly Gate了)。

而Poly Gate本身也是一波三折，最早用PolyGate的时候Poly都是Doped Poly (540~560C)，直接在deposition的时候in-situ通入了PH3掺杂，或者后面用POCl3掺杂，一直持续到8寸的0.35um CMOS时代。

但是这种Poly的问题是什么？由于掺杂可以改变半导体的功函数(work function)，通常N-Si和P-Si的功函数差0.5~0.7V，而我们的Poly是N-Poly，它和PWELL的功函数以及与NWELL的功函数差约0.6V，虽然可以通过Vt_imp来拉平，而这个VT_IMP需要打入Boron来抵偿。

但是这样的问题会导致埋沟器件(buried channel PMOS, BC-PMOS)，机理是因为打入的Boron使的它与NWELL形成了一个一定深度的PN结，而这个PN结导致了电场最小的位置发生了变化，由原来的沟道表面(Near GOX)转移到PN结处，而这样带来的问题是该PMOS的在电势最小的PN 结处容易发生源漏的空穴注入导致空穴载流子迁移率增加的问题(15% higher)，因为沟道里面不是原来的N型而是轻微掺杂的P型，所以从源漏极与沟道的PN结隔离壁垒就减弱了，所以发生了空穴注入效应导致Vt降低，俗称Vt Roll-off。

而BC-PMOS的Vt roll-off更敏感，以前的做法是故意把PMOS做大一点，但浪费空间，所以后来都是靠process去control Vt variation，这就是为什么我们都在complain 0.35um的PMOS Vt比较难做。

(那些不懂事的老板或者PE 们总说0.35um Vt的sigma还比0.18um的差，你们怎么做的？只能嗤之以鼻，不想对牛弹琴了)再回来讨论Poly gate吧，刚刚讲的如果直接在poly gate沉积的时候掺入N+，这样PMOS就比较难做了，尤其到了0.25um已经无法接受了，所以后来人们直接把doping拿掉了(温度还是540~560C, Amorphos poly)，靠源漏注入(S/D_IMP)来顺便给Gate掺杂了，这样的话NMOS的Gate就是N-poly了，PMOS的Gate就是P-Poly了(也叫双Gate，或dual gate electrode)，本身就消除了功函数差异带来的Vt差异了。