实验四组合电路设计(二)(可编程实验)

实验四组合电路设计(二)
一、实验目的
1、掌握设计逻辑组合电路的方法。

2、学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。

3、能够学会通过CPLD开发实现组合逻辑电路的功能。

二、实验内容
（1）设计一个两个2位二进制相乘电路
要求：
a．写出实验内容的真值表及逻辑表达式。

b．编写出实现电路的VHDL语言程序。

c．用MAX+plus2进行仿真。

d．将编好的程序下载到CPLD芯片里，用发光二极管观测结果。

（2）一位二进制全减器电路设计
要求：
a．写出实验内容的真值表及逻辑表达式。

b．编写出实现电路的VHDL语言程序。

c．用MAX+plus2进行仿真。

d．将编好的程序下载到CPLD芯片里，观测结果。

（3）开关控制电路设计
要求：
a．写出实验内容的真值表及逻辑表达式。

b．编写出实现电路的VHDL语言程序。

c．用MAX+plus2进行仿真。

d．将编好的程序下载到CPLD芯片里，观测结果。

三、实验逻辑功能分析及预习情况
（1）设计一个两个2位二进制相乘电路
○1列真值表如下：
1
○1列真值表如下：
四、实验过程
（1）启动MAX+plusII软件；
（2）创建一个新工程；
1）一个两个2位二进制相乘电路
○1启动文本编译器；
○2编译VHDL语言程序为
Library ieee;
Use ieee.std_logic_1164.all;
Entity xiangcheng is
Port(A,B:in std_logic_vector(1 downto 0);
y:out std_logic_vector(3 downto 0)); End;
Architecture xxx of xiangcheng is
Begin
process(A,B)
variable ccc:std_logic_vector(3 downto 0); Begin
ccc:=A&B;
case ccc is
when "0000"=>y<="0000";
when "0001"=>y<="0000";
when "0010"=>y<="0000";
when "0011"=>y<="0000";
when "0100"=>y<="0000";
when "0101"=>y<="0001";
when "0110"=>y<="0010";
when "0111"=>y<="0011";
when "1000"=>y<="0000";
when "1001"=>y<="0010";
when "1010"=>y<="0100";
when "1011"=>y<="0110";
when "1100"=>y<="0000";
when "1101"=>y<="0011";
when "1110"=>y<="0110";
when "1111"=>y<="1001";
when others=>y<="ZZZZ";
end case;
end process;
End;
○3启动波形图编译器；
○4时间分析图
○5利用真值表验证所设电路的逻辑功能；○6经过验证保存仿真原理图。

2）一位二进制全减器电路设计
○1启动文本编译器；
○2编译VHDL语言程序为
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity quanjianqi is
Port(Ci,A,B:in std_logic;
F,Co:out std_logic);
End;
Architecture rel of quanjianqi is
Begin
process(Ci,A,B)
Begin
if(Ci='0'and A='0'and B='0') then
F<='0';
Co<='0';
elsif(Ci='0'and A='0'and B='1') then
F<='1';
Co<='1';
elsif(Ci='0'and A='1'and B='0') then
F<='1';
Co<='0';
elsif(Ci='0'and A='1'and B='1') then
F<='0';
Co<='0';
elsif(Ci='1' and A='0'and B='0') then
F<='1';
Co<='1';
elsif(Ci='1' and A='0' and B='1' ) then
F<='0';
Co<='1';
elsif(Ci='1' and A='1' and B='0' ) then
F<='0';
Co<='0';
else
F<='1';
Co<='1';
end if;
end process;
End;
○3启动波形图编译器；
○4时间分析图
○5利用真值表验证所设电路的逻辑功能；○6经过验证保存仿真原理图。

3）开关控制电路设计
○1启动文本编译器；
○2编译VHDL语言程序为
Library ieee;
Use ieee.std_logic_1164.all;
Entity kaiguan is
Port(A,B,C:in std_logic;
F:out std_logic );
End;
Architecture rel of kaiguan is
Begin
F<=(C and(A xnor B)) or ((not(C)) and (A xor B));
End;
○3启动波形图编译器可以的到波形图如下
○4时间分析图
○5利用真值表验证所设电路的逻辑功能；
○6经过验证保存仿真原理图。

五、实验感受
通过本次实验我掌握了设计逻辑组合电路的方法。

同时我更加熟悉了利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。

使我对MAX+plusII有了进一步的了解，通过本次实验我更加熟悉了此软件的基本操作方法。

同时让我了解到硬件可以用软件来完成，此软件的模拟仿真给我们学习数字电路有很大的帮助，形象的表达了信号的输出。

我也学会了利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析，并且我学会了通过CPLD开发实现组合逻辑电路的功能。