1.Virtuoso电路图设计输入
电路四输入与非门设计

课程设计任务书学生姓名:专业班级:电子1003班指导教师:封小钰工作单位:信息工程学院题目: CMOS四输入与非门电路设计初始条件:计算机、ORCAD软件、L-EDIT软件要求完成的主要任务:(包括课程设计工作量及其技术要求,以及说明书撰写等具体要求)1、课程设计工作量:2周2、技术要求:(1)学习ORCAD软件、L-EDIT软件。
(2)设计一个CMOS四输入与非门电路。
(3)利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计,并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印,图纸应符合绘图规范。
时间安排:2013.11.22布置课程设计任务、选题;讲解课程设计具体实施计划与课程设计报告格式的要求;课程设计答疑事项。
2013.11.25-11.27学习ORCAD软件、L-EDIT软件,查阅相关资料,复习所设计内容的基本理论知识。
2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作,完成课设报告的撰写。
2013.12.6 提交课程设计报告,进行答辩。
指导教师签名:年月日系主任(或责任教师)签名:年月日摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计的目的及主要任务 (2)2.2 设计思想 (2)3软件介绍 (3)3.1 OrCAD简介 (3)3.2 L-Edit简介 (4)4 COMS四输入与非门电路介绍 (5)4.1 COMS四输入与非门电路组成 (5)4.2 四输入与非门电路真值表 (6)5 Cadence中四输入与非门电路的设计 (7)5.1 四输入与非门电路原理图的绘制 (7)5.2 四输入与非门电路的仿真 (8)6 L-EDIT中四输入与非门电路版图的设计 (10)6.1 版图设计的基本知识 (10)6.2 基本MOS单元的绘制 (11)6.3 COMS四输入与非门的版图设计 (13)7课程设计总结 (14)参考文献 (15)与非门是一种非常常用的数字门电路,本文详细介绍了基于CMOS管的L-EDIT环境下的四输入与非门电路设计仿真及版图布局设计验证。
virtuoso 里面的mark 用法

virtuoso 里面的mark 用法
在Virtuoso中,"mark"是指一种用于标记电路设计中的特定区域或元件的工具。
它可以帮助用户在电路中添加注释、标记或高亮显示重要的区域或元件。
使用"mark"的步骤如下:
1.打开Virtuoso软件并加载你的电路设计。
2.在工具栏中选择"Mark"工具。
你可以通过单击工具栏中的下拉箭头来查找
"Mark"工具。
3.在电路设计中选择你想要标记的区域或元件。
你可以通过单击和拖动来选
择一个区域,或者单击单个元件来选择它。
4.在弹出的对话框中输入你想要的标记内容。
你可以选择文本、注释或其他
格式来显示你的标记。
5.调整标记的样式和位置。
你可以使用对话框中的选项来更改标记的字体、
颜色、大小等,并使用鼠标将其移动到所需位置。
6.单击"OK"按钮应用标记并关闭对话框。
通过使用"mark"工具,你可以在电路设计中添加注释、标记或高亮显示重要的区域或元件,以便更轻松地跟踪和理解电路设计。
模拟集成电路设计流程

化的仿真。
既可以对频率进行 扫描也可以在某个 频率下进行对其它
变量的扫描。
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其它有关的菜单项
Outputs/Setup
当然我们需要输出的有时不仅仅是电流、电压,还有一 些更高级的。比如说:带宽、增益等需要计算的值,这时 我们可以在Outputs/setup中设定其名称和表达式。在运行 模拟之后,这些输出将会很直观的显示出来。
运放直流工作点仿真(DC分析)
放大器的正常工作需要一定的直流偏置 在交流(ac,tran)仿真之前,必须保证运放
要有合适的静态工作点 静态工作点的设置需要手工计算与仿真迭代交
互进行 构成放大器的每一个管子都处在饱和区,是运
放存在一个良好工作点的前提条件
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运放小信号仿真示例
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仿真结果
该运放直流增益为80.9dB,单位增益带宽为82M Hz, 相位裕度为67.32deg。
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工艺角与温度
上面运放的仿真实在tt(典型)27度下的仿真, 但实际的工艺不一定是tt,使用温度也不一定 是室温27度,所以要进行工艺角仿真
需要注意的是:表达式一般都是通过计算器(caculator) 输入的。Cadance自带的计算器功能强大,除了输入一些 普通表达式以外,还自带有一些特殊表达式,如
bandwidth、average等等。
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Calculator的使用
Calculator是 一个重要的数 据处理工具, 可以用来仿真 电源抑制比, 相位裕度,共
Cadence-virtuoso的使用简介(版图绘制)

第二章Virtuoso Editing的使用简介全文将用一个贯穿始终的例子来说明如何绘制版图这个例子绘制的是一个最简单的非门的版图§ 2 1 建立版图文件使用library manager首先建立一个新的库myLib关于建立库的步骤在前文介绍cdsSpice时已经说得很清楚了就不再赘述与前面有些不同的地方是由于我们要建立的是一个版图文件因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file这里由于我们要新建一个tech file因此选择前者这时会弹出load tech file的对话框如图2-1-1所示图2-1-1在ASCII Technology File中填入csmc1o0.tf即可接着就可以建立名为inv的cell了为了完备起见读者可以先建立inv的schematic view和symbol view具体步骤前面已经介绍其中pmos长6u宽为0.6u nmos长为3u宽为0.6u model 仍然选择hj3p和hj3n 然后建立其layout view其步骤为在tool中选择virtuoso layout然后点击ok§ 22绘制inverter掩膜版图的一些准备工作首先在library manager中打开inv这个cell的layout view即打开了virtuoso editing窗图2-2-1 virtuoso editing窗口口如图2-2-1所示版图视窗打开后掩模版图窗口显现视窗由三部分组成Icon menu , menu banner ,status banner.Icon menu(图标菜单)缺省时位于版图图框的左边列出了一些最常用的命令的图标,要查看图标所代表的指令只需要将鼠标滑动到想要查看的图标上图标下方即会显示出相应的指令menu banner菜单栏,包含了编辑版图所需要的各项指令并按相应的类别分组几个常用的指令及相应的快捷键列举如下Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z)Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del)Undo ------- 取消编辑(u)Redo -------恢复编辑 (U)Move ------- 移动(m)Stretch ------- 伸缩(s)Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P)Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner状态显示栏位于menu banner的上方显示的是坐标当前编辑指令等状态信息在版图视窗外的左侧还有一个层选择窗口Layer and Selection Window LSWLSW视图的功能1可选择所编辑图形所在的层2可选择哪些层可供编辑3可选择哪些层可以看到由于我们所需的部分版图层次在初始LSW中并不存在因此下一步要做的是建立我们自己的工艺库所需的版图层次及其显示属性为了简单起见以下仅列出绘制我们这个版图所需的最少版图层次层次名称说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔连接金属与多晶硅/有源区Metal1 第一层金属用于水平布线如电源和地Via 通孔连接metal1和metal2Metal2 第二层金属用于垂直布线如信号源的I/O口Text 标签Poly 多晶硅做mos的栅下图是修改后的LSW图2-2-2 LSW如何来修改LSW中的层次呢以下就是步骤1切换至CIW窗口在technology file的下拉菜单中选择最后一项edit layers出现如图窗口图2-2-3 edit layers2在technology library中选择库mylib先使用delete 功能去除不需要的层次然后点击add添加必需的层次add打开如下图的窗口图2-2-4其中layer name中填入所需添加的层的名称Abbv是层次名称缩写Number是系统给层次的内部编号系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次Purpose是所添加层次的功用如果是绘图层次一般选择drawing Priority是层次在LSW中的排序位置其余的选项一般保持默认值在右边是图层的显示属性可以直接套用其中某些层次的显示属性也可以点击edit resources自己编辑显示属性如图2-2-5所示这个窗口还可以在LSW中调出编辑方法很简单读者可以自己推敲就不再赘述上述工作完毕后就得到我们所需的层次接着我们就可以开始绘制版图了§ 2 3 绘制版图一画pmos的版图新建一个名为pmos的cell1画出有源区在LSW中点击active dg注意这时LSW顶部显示active字样说明active层为当前所选层次然后点击icon menu中的rectangle icon在vituoso editing窗口中画一个宽为 3.6u长为6u的矩形这里我们为了定标必须得用到标尺点击misc/ruler即可得到清除标尺点击misc/clear ruler如果你在绘制时出错点击需要去除的部分然后点击delete icon2画栅在LSW中点击poly dg画矩形与有源区的位置关系如下图0.6u6u(gate width)1.5u3.6u图2-2-5 display resource editor3画整个pmos为了表明我们画的是pmos管我们必须在刚才图形的基础上添加一个pselect层这一层将覆盖整个有源区0.6u接着我们还要在整个管子外围画上nwell它覆盖有源区1.8u 如下图所示pselect1.8unwell4衬底连接pmos的衬底nwell必须连接到vdd首先画一个1.2u乘1.2u的active矩形然后在这个矩形的边上包围一层nselect层覆盖active06u最后将nwell的矩形拉长完成后如下图所示nselectactivepselect这样一个pmos的版图就大致完成了接着我们要给这个管子布线二布线pmos管必须连接到输入信号源和电源上因此我们必须在原图基础上布金属线1首先我们要完成有源区源区和漏区的连接在源区和漏区上用contact dg层分别画三个矩形尺寸为0.6乘0.6注意contact间距为1.5u2用metal1dg层画两个矩形他们分别覆盖源区和漏区上的contact覆盖长度为0.3u3为完成衬底连接我们必须在衬底的有源区中间添加一个contact这个contact每边都被active覆盖0.3u4画用于电源的金属连线宽度为3u将其放置在pmos版图的最上方布线完毕后的版图如下图所示图2-3-1 pmos版图通过以上步骤我们完成了pmos的版图绘制接下来我们将绘制出nmos的版图三画nmos的版图绘制nmos管的步骤同pmos管基本相同新建一个名为nmos的cell无非是某些参数变化一下下面给出nmos管的图形及一些参数具体绘制步骤就不再赘述图2-3-2nmos四完成整个非门的绘制及绘制输入输出1新建一个cell inv将上面完成的两个版图拷贝到其中并以多晶硅为基准将两图对齐然后我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交2输入为了与外部电路连接我们需要用到metal2但poly和metal2不能直接相连因此我们必须得借助metal1完成连接具体步骤是a在两mos管之间画一个0.6乘0.6的contactb在这个contact上覆盖poly过覆盖0.3uc在这个contact的左边画一个0.6乘0.6的via然后在其上覆盖metal2dg过覆盖0.3ud用metal1连接via和contact过覆盖为0.3u从下图中可以看得更清楚metal13输出连起来任意延长一个的metal1与另一个相交然后在其上放置一个via接着在via上放置metal2五作标签1在LSW中选择层次text d3点击create/label在弹出窗口中的label name中填入vdd并将它放置在版图中相应的位置上2按同样的方法创制gnd A和Out的标签完成后整个的版图如下图2-3-4 非门的版图至此我们已经完成了整个非门的版图的绘制下一步将进行DRC检查以检查版图在绘制时是否有同设计规则不符的地方第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行也就是说一定要通过DRC Design RuleChecker检查编辑好的版图通过了设计规则的检查后有可能还有错误这些错误不是由于违反了设计规则而是可能与实际线路图不一致造成版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的所以编辑好的版图还要通过LVS Layout VersusSchematic验证同时编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数电路仿真程序可以调用这个数据来进行后模拟下面的框图可以更好的理解这个流程图 3-0-1 IC后端工作流程验证工具有很多我们采用的是Cadence环境下集成的验证工具集DIV A下面先对DIV A作一个简单介绍DIV A是Cadence软件中的验证工具集用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据从而进行版图和线路图的对查LVS外还可以在设计的初期就进行版图检查尽早发现错误并互动地把错误显示出来有利于及时发现错误所在易于纠正DIV A工具集包括以下部分1设计规则检查iDRC2版图寄生参数提取iLPE3寄生电阻提取iPRECadence cdsSPICE 使用说明资料收藏 PCB 收藏天地4 5电气规则检查 iERC 版图与线路图比较程序 iLVS 需要提到的是 Diva 中各个组件之间是互相联系的 有时候一个组件的执行要依赖另 一个组件先执行 例如 要执行 LVS 就先要执行 DRC 在 Cadence 系统中 Diva 集成在版 图编辑程序 Virtuoso 和线路图编辑程序 Composer 中 在这两各环境中都可以激活 Diva 要 运行 Diva 前 还要准备好规则验证的文件 可以把这个文件放在任何目录下 这些规则文 件的写法下面专门会进行说明 也会给出例子 这些文件有各自的默认名称 如 做 DRC 时的文件应以 divaDRC.rul 命名 版图提取文件以 divaEXT.rul 命名 做 LVS 时规则文件应 以 divaLVS.rul 命名§31DRC 规则文件的编写我们制定了以下规则 n 阱的最小宽度 阱与阱之间的最小间距 ndiff 到 nwell 的最小间距 pdiff 到 nwell 的最小间距 p mos 器件必须在 nwell 内 有源区的最小宽度 有源区之间的最小间距 多晶硅的最小宽度 多晶硅间的最小宽度 多晶硅与有源区的最小间距 多晶硅栅在场区上的最小露头 源 漏与栅的最小间距 引线孔的最小宽度 引线孔间的最小间距 多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距 金属 1 的最小宽度 金属 1 间的最小间距 金属 2 的最小宽度 金属 2 间的最小间距 金属 2 的最小挖槽深度 通孔的最小宽度 通孔间的最小间距 通孔与引线孔间的最小间距 metal1 覆盖通孔的最小间距 4.8u 1.8u 0.6u 1.8u仍旧以前面的非门为例 1.a n 阱(well) 1.b 1.c 1.d 1.e 2.a 2.b 3.a 3.b 3.c 3.d 3.e 4.a 4.b 4.c 4.d 5.a 5.b 6.a 6.b 6.c 7.a 7.b 7.c 7.d 有源区 active1.2u 1.2u 0.6u 0.6u 0.6u 0.6u 0.6u 0.6u 0.9u 0.3u 0.3u 1.2u 0.9u 1.2u 1.2u 1.2u 0.6u 0.9u 0.6u 0.3u第 11 页 共 11 页多晶硅poly引线孔 contact金属 1metal1金属 2metal2通孔 viaCadence cdsSPICE 使用说明资料收藏 PCB 收藏天地7.e metal2 覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则 我们就可以编写出相应的 DRC 规则检查文件 见附录 1 取名为 divaDRC.rul 这个文件的第一部分是层次处理 用于生成规则文件中所要应用到的层 次 可以是原始层或是衍生层 例如 nwell=geomOr("nwell") 在文件中引用到的所 有原始物理层次都要用双引号括起来 这一句的目的是在后面应用到 nwell 这个原始物 理层次时 不需要再用引号括起来 前面几句都是这个意思 后面四句则生成版图验证 中必须的一些层次 有一点需要注意的是 在 geomOr 的关键字和 ( 之间不能出现 空格 nwell=geomOr (“nwell”)的写法系统在编译时会报错 下面这个语句相当于一个条件转移语句 当有drc命令时 执行下面的规则 否则跳 转到下一个命令 ivIf( switch( "drc?" ) then 在设计规则检查中 主要的语句就是drc 了 先简单介绍一下这个语句的语法 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层 如果定义 给出 输出层 则通过drc检查的出错图形就可以保 存在该输出层中 此时 如果没有modifiers选项 则保存的是原始的图形 如果在modifiers 选项中定义了修改方式 那么就把修改后的结果保存在输出层中 如果没有定义outlayer 层 出错的信息将直接显示在出错的原来层次上 Inlayer1和inlayer2代表要处理的版图层次 有些规则规定的是只对单一层次的要求 比如接触孔的宽度 那么可以只有inlayer1 而有些规则定义的是两个层次之间的关系 如 接触孔和铝线的距离 那么要注明两个层次 Function中定义的是实际检查的规则 关键字有sep 不同图形之间的间距 , width 图形的宽度 , enc 露头 , ovlp(过覆盖), area 图形面积 , notch 挖槽的宽度 等 关系有>, <, >=, <=, ==等 结合起来就是 sep<3, width<4, 1<enc<5 这些关系式 例如 drc(nwell width < 4.8 "Minimum nwell width =4.8") 在此例中 没有outlayer 的定义 也没有modifiers的定义 所以发现的错误都直接显示在nwell层上 例子中 inlayer 就是nwell 检查的只是n阱层的规则 function是width<4.8 表示n阱宽度小于4.8微米 所以上面这句的执行结果就是把n阱层中宽度小于4.8u的图形当做错误输出 后面引号中的 信息起到说明提示作用 需要时可以查询 对查错没有实际意义 同样需要注意的是 在drc 和 之间同样不能有空格 否则系统会提示没有drc语句 从上面讨论不难看出 DIVA 规则文件的编写对格式有一定要求 在规则文件中我们还可以看到saveDerived语句 如 saveDerived(geomAndNot(pgate nwell) "p mos device must in nwell") 这一句将输出不在nwell内部的pgate pmos 这种写法在规则文件的编写中经常碰到 要熟练掌握 另外 在DRC文件中 引号引出的行是注释行 以上就是对DRC文件编写的一些简单介绍 对于其中使用的关键字 作者有专门的说明 文章 同时在本文后面作者还会给出一个完整的DRC校检文件并给出详细说明 读者可以参 照它 以加深对文件编写的理解§32 版图提取文件的介绍上面已经提到 通过DRC验证的版图还需要进行LVS也就是版图和线路图对查比较 实际 上就是从版图中提取出电路的网表来 再与线路图的网表比较 那么如何提取版图网表呢 这里我们就要使用到DIVA的extract文件 下面是它的简单介绍 首先 同DRC一样 extract文件的最开始同样是这样一条语句第 12 页 共 12 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地ivIf switch extract then 它相当于一个条件转移语句 当有extract这个命令时 执行下面的规则 否则跳转到另外 的循环 接着 extract文件中要进行的是层次定义 它一般分为三个步骤 1 识别层定义 recognition layer 2 终端层定义 terminal layer 3 伪接触层定义 psuedo_contact layer 然后是定义层次间的连接关系 使用geomConnect语句将版图间的不同层次连接起来 一个 extract文件只能有一个geomConnect语句 构成完整的网表 例如句子 geomConnect via contact psd nsd poly metal1 via via metal1 metal2 其中 via语句的作用是使用连接层连接任意数目的层次 但要注意的是 一个via语句中只 能出现一个连接层 但在geomConnect语句中via语句可以出现的次数不限 以上语句表示 在有contact的地方 psd nsd poly metal1 是相互连接的 在有via 的地方metal1和metal2 相连 注意后一个via和前一个的意义不同 上述工作完成之后 我们接着要进行的工作是器件的提取 device extraction 使 用extractDevice语句 extractDevice 语句定义电路中用到的元器件 这是提取文件中的 关键语句 语法说明如下 extractDevice( reclayer termlayer model physical ) 其中reclayer是识别层 它应该是后来通过逻辑关系生成的提取层 这个层上的每一个图形 都会被当作是一个元器件 Termlayer是端口层 它表示的是元器件的端口 一定要是可以连接的层次 具体的端口定 义因元器件而异 Model指的是元器件的类型 与端口要对应 例如下两句 extractDevice( pgate (GT "G")(psd "S" "D")(NT "B")"pfet ivpcell" ) extractDevice( ngate (GT "G")(nsd "S" "D")(pwell "B")"nfet ivpcell" ) 分别提取出pmos管和nmos管 接着很重要的一步是器件尺寸测量 使用measureParameter语句 例如 w1 measureParameter length ngate butting nsd .5 这一句测量的是nmos的沟道宽度 注意后面的.5必须加上 否则测出的将是两倍的沟道宽度 下面使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中 以便在做 LVS时 可以与线路图中的网表互相对比 saveInterconnect( nsd psd poly contact metal1 ) saveRecognition 这个命令将提取产生的可以识别的图形保存下来 通常和 extractDevice语句中的识别层一致 saveRecognition( ngate "ngate" ) saveRecognition( pgate "pgate" ) 以上就是对extract文件的一个简要介绍 读者可以参看附录中完整的例子 以加深对它的 理解§3接下来 就是LVS检查了3LVS文件的介绍LVS文件在diva中 由于版图提取在extract中就已经完成第 13 页 共 13 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地中的逻辑结构相对就比较简单 只需进行网表比较 参数比较 以及把一些 并联或串联 的元器件归并等即可 所以这一部分文件不会因为工艺层次不同而有很大不同 可以根据范 本做少许改动 以下只介绍一下LVS的基本结构 lvsRules procedure(mosCombine(value1,value2) ……. ) Procedure(mosCompare(lay,sch) ……. ) permuteDevice(parallel “pmos” mosCombine) compareDeviceProperty(“pmos” mosCompare) ) 至于例子 读者可以参考附录§3一 DRC 的说明4Diva 的用法编 辑 好 的 验 证 文 件 都 存 在 ..\export\home\wmy\myLib\ 下 文件名分别是 divaDRC.rul divaEXT.rul divaLVS.rul 有了这三个文件就可以进行版图验证了 下面 将以一个非门为例子来进行说明 在编辑版图文件的同时就可以进行DRC检查 在virtuoso版图编辑环境中 单击Verify 菜单 上面提到的DIVA工具都集成在这个菜单下 先介绍设计规则检查DRC 单击第一个子 菜单DRC就会弹出DRC的对话框 如下图 3-4-1 DRC 菜单窗口第 14 页 共 14 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地Checking Method 指的是要检查的版图的类型 Flat 表示检查版图中所有的图形 对子版图块不检查 与电路图中类似 最上层电路 由模块组成 而模块由小电路构成 有些复杂的版图也是如此 Hierarchical 利用层次之间的结构关系和模式识别优化 检查电路中每个单元块内部是 否正确 hier w/o optimization 利用层次之间的结构关系而不用模式识别优化 来检查电路中每 个单元块 Checking Limit 可以选择检查哪一部分的版图 Full 表示查整个版图 Incremental 查自从上一次 DRC 检查以来 改变的版图 by area 是指在指定区域进行 DRC 检查 一般版图较大时 可以分块检查 如果选择这种方式后 Coordinate 这个输入框就变为可输入 可以在这个框内输入坐标 用矩形的左下角和右上角的坐标来表示 格式为 12599:98991 115682:194485 或者先单击 Sel by Cursor,然后用鼠标在版图上选中一个矩形 这个输入框也会出现相应 的坐标 如果不出现可以多选几次 Switch Names 在DRC文件中 我们设置的switch在这里都会出现 这个选项可以方便我们对版图文件进行 分类检查 这在大规模的电路检查中非常重要 Run-Specific Command FileInclusion Limit上面的两项并不是必需的 可以根据默认设定 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件 Rules File 指明DRC规则文件的名称 默认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里 Machine 指明在哪台机器上运行DRC命令 local 表示在本机上运行 对于我们来说 是在本机运行的 选local remote 表示在远程机器上运行 Remote Machine Name 远程机器的名字 在填好规则文件的库和文件名后 根据实际情况填好 Checking Method 和 Checking Limit就可以单击OK运行 这时可以在CIW窗口看到运行的信息 同时在版图上也会出现发 亮的区域 如果有错误 错误在版图文件中可以看到 另外也可以选择Verify-Markers-Find菜单来帮助找错 单 击菜单后会弹出一个窗口 在这个窗口中单击apply就可以显示第一个错误 这个窗口较简 单 大家看一下 再试几次就可以了 同样 可以选择Verify-Markers-Explain来看错误的原因提示 选中该菜单后 用鼠标 在版图上出错了的地方单击就可以了 也可以选择Verify-Markers-Delete把这些错误提示删 除 Virtuoso版图编辑环境下的菜单见图3-4-2第 15 页 共 15 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地图 3 –4-2Virtuoso 菜单二版图提取Extractor说明为了进行版图提取 还要给版图文件标上端口 这是LVS的一个比较的开始点 在LSW 窗口中 选中 metal1 pn 层 然后在 Virtuoso 环境菜单中选择 pn 指得是引脚 pin Create-Pin 这时会出来一个窗口 如下图 3-2-3 创建版图端口窗口 填上端口的名称 Terminal Names 和Schematic中的名字一样 模式 Mode 一般选 rectangle 输入输出类型 I/O Type 等 至于Create Label属于可选择项 选上后 端口 的名称可以在版图中显示 填好可以直接在版图中画上端口 往往有好几个端口 可以都画好在单击Hide 这 些端口仅表示连接关系 并不生成加工用的掩模板 只要求与实际版图上铝线接触即可 也没有规则可言第 16 页 共 16 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地版图的完成后 就可以提取了 在版图编辑环境下选择Verify –extractor 下弹出菜单如图 3-2-4Extractor 窗口图 3-2-5 提取出的文件 填好提取文件库和文件名后 单击OK就可以了 然后打开Library Manager 在库myLib下 nmos单元中增加了一个文件类型叫extracted的文件 可以用打开版图文件同样的方式打开 它 图3-2-5就是提取出来的版图 可以看到提取出来的器件和端口 要看连接关系的话 可以选择Verify-probe菜单 在弹出窗口中选择查看连接关系 版图的准备工作基本上就完成了 接下来是线路图的准备工作 线路图的准备工作相第 17 页 共 17 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地对较简单 有几个要注意的地方 首先 在库的选用上 要用Sample库中的元件 其次 线 路图的端口名称要与版图中的端口名称一致 最后 在线路编辑完成后要进行检查 可以直 接单击左边第一个快捷键 也可以选择菜单Check--Current Cellview 在版图和线路图的准备工作完成后就可以进行LVS了图3-2-6 LVS 参照图3-2-6的弹出菜单 填好规则文件的库和文件名 要进行LVS的两个网表 其实 在LVS中比较的是两个网表 一个是schematic中 另一个是extracted 所以两个schematic文 件也可以比较 只是一般没这个必要 设置完以后单击RUN 片刻后就回弹出一个窗口表 示LVS完成或者失败 失败时可以在上面的菜单中单击Info看运行的信息再进行处理 LVS 完成后 可以在上面的弹出菜单中单击Output 这时会弹出LVS的结果 当然 LVS完成并不是说LVS通过了 可能会有很多地方不匹配 这时要查看错误可以 在LVS窗口中单击Error Display 即可在Extracted和Schematic 中查看错误第 18 页 共 18 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地第四章 Cadence 中 Verilog 的一些使用方法§41Verilog 的文本编辑器随着电路规模的增大和复杂 传统的图形输入模式已不可行 语言描述电路 成为潮流 它的方便性和好的更改性 维护性在实践中得到很好的体现 尤其现 在强大的综合工具 和系统集成对核的需求性使 Verilog 更有用武之地 每个硬 件工程师应该学习掌握它 在进入 Cadence 后在命令行中键入 textedit *.v↙ (此处*为文件名 在 textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框 和 Windows 中常用的文本编辑框很象图 4-1-1textedit 文本编辑框界面 图中的主菜单 File View Edit Find 及各自底下的子菜单和 Windws 中的 文本编辑器差不多 使用方法相似 这里就不多说了 编好程序保存可以进 行后续工作了§4一2Verilog 的模拟仿真命令的选择 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍 如下 -f <filename> read host command arguments from file. -v <filename> specify library file -y <filename> specify library directory -c compile only -s enter interactive mode immediately第 19 页 共 19 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地-k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中 简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性 先进行语法的检查 选择参数- c 键入 如下命令 verilog –c *.v↙ 根据 Cadence 的报告 查找错误信息的性质和位置 然后进入文本编辑器进 行修改 再编译 这是个反复的过程 直到没有语法错误为止 (2)-s 进入交互式的环境 人机交互运行和下面的参数联合使用 (3)+gui & verilog 仿真有命令和图形界面两种方式 图形界面友好和 windows 使用很 象 很好掌握 一般都使用图形方式 &”符号是后台操作的意思 不影响 前台工作 如此时你可以在命令行输入其它的命令 其它的命令参数选择比较复杂 这里就不介绍了 故我们这里常用的命令是 verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面 $附 命令行输入 !!↙ 是执行上一条命令 命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令 上述附注对命令输入速度提高有所帮助 二 SimVision 图形环境 SimVision 是 Verilog-XL 的图形环境 主要有 SimControl Navigator Signal Flow Browswer Wactch Objects Window SimWave 等窗口第 20 页 共 20 页。
最新模拟集成电路设计流程课件

Session菜单
Schematic Window Save State Load State Options Reset Quit
回到电路图
2021/1/15
保存当前 所设定的 模拟所用 到的各种
参数
加载已 经保存 的状态
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一些显 示选项 的设置
重置
analog artist。 相当于 重新打 开一个 模拟窗
ac(交流分析)是 分析电路性能随着 运行频率变化而变
化的仿真。
既可以对频率进行 扫描也可以在某个 频率下进行对其它
变量的扫描。
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共88页
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其它有关的菜单项
Outputs/Setup
当然我们需要输出的有时不仅仅是电流、电压,还有一 些更高级的。比如说:带宽、增益等需要计算的值,这时 我们可以在Outputs/setup中设定其名称和表达式。在运行 模拟之后,这些输出将会很直观的显示出来。
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编辑完成的电路图
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一些快捷键
以下是一些常用的快捷键: i 添加元件,即打开添加元件的窗口; [ 缩小两倍; ] 扩大两倍; w 连线(细线); f 全图显示; p 查看元件属性; m 整体移动(带连接关系); shift+m 移动(不带连接关系)。
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生成symbol
进入“Virtuoso Schematic Editing: mylib nand2 schematic”窗口。
Design -> Create Cellview->From Cellview
集成电路版图设计cadence设计流程

集成电路版图设计cadence设计流程下载温馨提示:该文档是我店铺精心编制而成,希望大家下载以后,能够帮助大家解决实际的问题。
文档下载后可定制随意修改,请根据实际需要进行相应的调整和使用,谢谢!并且,本店铺为大家提供各种各样类型的实用资料,如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等,如想了解不同资料格式和写法,敬请关注!Download tips: This document is carefully compiled by theeditor.I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!集成电路版图设计的Cadence设计流程详解集成电路(IC)版图设计是半导体行业中至关重要的环节,它直接影响到芯片的性能、功耗和可靠性。
1.Virtuoso电路图设计输入
Cadence IC设计实验中国科技大学电子科学与技术系IC教研组黄鲁胡新伟白雪飞2005年10月(实验例题由Cadence 公司提供)致谢!电子科学技术系刘烃海、矫逸书、祝超、梅汪生等同学帮助编写了部分实验章节;信息实验中心屈玉贵主任和方毅、周远远、刘贵英等老师不仅为实验提供了技术支持,准备好EDA软件licence、配置了计算机和软件运行环境,而且热情参与了本实验教学。
对于上述老师和同学们的辛勤工作和所做出的贡献,在此一并表示衷心地感谢!预备知识:UNIX你掌握UNIX操作系统的基本命令吗?下面几条常用命令可能会对你有用处。
提醒一下,UNIX命令是区分大小写的。
查文件:ls (不显示隐含文件)、la (或ls –a,显示所有文件)、ls |mpre(帧显)、la |more删文件:rm 文件名建新目录:mkdir 目录名删目录:\rm –r目录名( 慎用!!!)拷贝:cp 源文件名(含路径)目标文件名(含路径),例将isc用户的abc.suf 文件拷贝到自己的当前目录下:cp ~isc/abc.suf .解.tar打包文件:tar vxf 打包文件名解.tar.Z压缩文件:tar vxfZ 压缩文件名文件改名: mv 原文件名新文件名查命令与参数功能:man 命令***************************************************************************规定:本实验教材中红色为键入命令或字符,兰色为菜单项,紫色为功能键;“单击”指鼠标左键按下一次。
****************************************************************************实验一、Virtuoso Schematic Editor实验目的:掌握电原理图(schematic)设计输入方法。
边学边做[1]启动IC Design 软件:开机后运行Exceed进入服务器SOLARIS登录界面,输入用户名和密码(由系统管理员提供);点击一下cpu disk菜单项上方的三角箭头,点击This Host出现Terminal窗口,(或点击Console 出现Console窗口);mkdir 你的学号cd 你的学号cp /eva01/cdsmgr/ ICDATA/SchemEd.tar . (提醒:最后是个小点,稍等)tar vxf SchemEd.tarcd adelabic5icfb &(或icms &,你知道后缀&的作用吗?在UNIX命令后加&是个好习惯)若出现“What’s New”窗口,关掉它。
virtuoso计算器的用法
virtuoso计算器的用法Cadence的计算器可是个好东西,能帮助我们分析结果。
计算器可以从仿真得出的数据,进行计算,从而得到我们想要的东西。
一、计算波形的频率如果我们得到一个周期的波形,想知道这个波形的频率,一般是看波形图,然后去计算。
现在用计算器,直接可以得到频率。
如下电路图,电阻1k,电容1p:输入是一个周期为2ns的方波,也就是频率为500M。
通过spectre的tran仿真。
得到输入和输出的波形图。
当然可以从图中去读出数据,然后得到周期,就得到了频率。
下面介绍用计算器。
选择ADE环境tools->calculator。
进入到计算器界面。
选择tran下的vt。
因为我们是在tran下仿真的。
Vt表示选取电压,it表示选择电流。
选择vt后,选择原理图中的信号,这里选择的是输入信号,这时候就会在下面的空白框中显示VT(“/net5”)。
表示选择net5的电压,也就是我们的输入信号。
选择下面函数中的frequency,频率函数。
就会看到在VT(“/net5”)前多了一个frequency。
点击下面的Eval按钮。
就计算出来查看信号的频率。
得到计算出来的是499.9M。
和500M有点误差,不过这误差可以忽略。
二、查看3db带宽放大器中需要查看3db带宽,这也可以用计算器计算出来。
输入信号源为正弦信号源,设置AC幅度为1,DC电压为0.在ADE环境下AC仿真,得到输出波形图。
当输出降到输入的0.69时的频率就是3db带宽。
当然也可以从图中得到。
还是使用计算器。
打开计算器。
选择ac->vf,因为是ac仿真。
选择电路图的输出。
得到VT(“/net5”)。
选择函数中的bandwidth。
这里是看3db,所以不用更改数据,如果要看其他db的,改db的值即可。
电路图是低通滤波器,这里选择type为low。
点击ok。
在点Eval。
这样就得到了3db带宽。
三、得到一些计算表达式的值通过dc扫描,会得到一组数据。
virtuoso二级运放的参数取值
virtuoso二级运放的参数取值
虚拟操作放大器(virtuoso)二级运放的参数取值可以根据具体设计要求进行选择。
下面是一些常见的参数取值范围:
1. 增益(Gain):一般在1到100之间的范围内选择,具体取决于需要多大的放大倍数。
2. 输入偏置电压(Input Offset Voltage):通常在0.1 mV到10 mV之间选择,取决于对输入信号误差的允许范围。
3. 带宽(Bandwidth):一般在1 MHz到100 MHz之间选择,取决于需要放大的信号频率范围。
4. 输入电阻(Input Resistance):一般在100 kΩ到10 MΩ之间选择,取决于输入信号的电阻要求和噪音限制。
5. 输出电阻(Output Resistance):一般在10 Ω到1 kΩ之间选择,取决于输出负载的要求和信号失真限制。
6. 噪声(Noise):一般以输入等效噪声电压(nV/√Hz)或输入等效噪声电流(pA/√Hz)来表示,取决于对信号质量的要求。
这些参数取值只是一些常见的范围,具体的选择应根据具体的应用需求、电路设计和性能要求决定。
实验一Virtuoso原理图和图标编辑器地基本使用
实验一Virtuoso原理图和图标编辑器的基本使用目录1.实验目的2.创建一个新的自定义单元库3.使用 Cadence Virtuoso 原理图编辑器构建一个反相器4.创建一个自定义元器件图标1.实验目的本实验采用AMI06工艺设计一个反相器,以此使学生达到熟悉 Cadence Virtuoso 原理图和图标编辑器使用,记住常用热键组合以及掌握与特定工艺库关联之目的。
2.创建一个新的自定义单元库启动 Cadence,调用 CIW(Command Interpreter Window)首先启动计算机,在用户名处键入 cdsusr, 密码处键入123456,进入Linux操作系统桌面,在cdsusr’s Home文件夹中创建iclabs子文件夹。
请记住一定要创建这个子文件夹,这样才不会影响到cdsusr根目录下的cds.lib文件。
操作如下:File --> Create Folder, 在新创建的文件夹名称处键入iclabs(可取不同名字,学号和本人名字拼音等)。
进入Linux桌面,单击鼠标右键打开终端。
见图1。
图1. Linux桌面操作在打开的终端中执行下列命令:见图2的红色框线内。
图2. Linux终端执行第二个命令后你就可看见Cadence软件的CIW窗口出现。
见图3所示。
图3. Cadence软件的CIW窗口在CIW窗口中点击Tools-->Library Manager..., 将打开库管理器(图4)。
图4. 库管理器你可看到NCSU提供的库已显示在Library栏目中,有 NCSU_Analog_Parts,...等。
点击库管理器中的File-->New-->Library..., 将打开New Library 对话窗口, 现创建一个新库取名为IClab1。
见图5。
图5. 创建一个自定义元件库点击OK弹出关联工艺库对话框(图6),选择Attach to an existing techfile。
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Cadence IC设计实验中国科技大学电子科学与技术系IC教研组黄鲁胡新伟白雪飞2005年10月(实验例题由Cadence 公司提供)致谢!电子科学技术系刘烃海、矫逸书、祝超、梅汪生等同学帮助编写了部分实验章节;信息实验中心屈玉贵主任和方毅、周远远、刘贵英等老师不仅为实验提供了技术支持,准备好EDA软件licence、配置了计算机和软件运行环境,而且热情参与了本实验教学。
对于上述老师和同学们的辛勤工作和所做出的贡献,在此一并表示衷心地感谢!预备知识:UNIX你掌握UNIX操作系统的基本命令吗?下面几条常用命令可能会对你有用处。
提醒一下,UNIX命令是区分大小写的。
查文件:ls (不显示隐含文件)、la (或ls –a,显示所有文件)、ls |mpre(帧显)、la |more删文件:rm 文件名建新目录:mkdir 目录名删目录:\rm –r目录名( 慎用!!!)拷贝:cp 源文件名(含路径)目标文件名(含路径),例将isc用户的abc.suf 文件拷贝到自己的当前目录下:cp ~isc/abc.suf .解.tar打包文件:tar vxf 打包文件名解.tar.Z压缩文件:tar vxfZ 压缩文件名文件改名: mv 原文件名新文件名查命令与参数功能:man 命令***************************************************************************规定:本实验教材中红色为键入命令或字符,兰色为菜单项,紫色为功能键;“单击”指鼠标左键按下一次。
****************************************************************************实验一、Virtuoso Schematic Editor实验目的:掌握电原理图(schematic)设计输入方法。
边学边做[1]启动IC Design 软件:开机后运行Exceed进入服务器SOLARIS登录界面,输入用户名和密码(由系统管理员提供);点击一下cpu disk菜单项上方的三角箭头,点击This Host出现Terminal窗口,(或点击Console 出现Console窗口);mkdir 你的学号cd 你的学号cp /eva01/cdsmgr/ ICDATA/SchemEd.tar . (提醒:最后是个小点,稍等)tar vxf SchemEd.tarcd adelabic5icfb &(或icms &,你知道后缀&的作用吗?在UNIX命令后加&是个好习惯)若出现“What’s New”窗口,关掉它。
出现“icfb-log:/…”窗口(CIW:Command Interpreter Window)了吗?[2]建立新库、新单元以及新视图(view):在CIW中,File->New->Library,在弹出的“New Library”窗口,Name栏中:mylib选中右下方:* Don’t need techfileOK查看CIW窗口:Tools->Library Manager,在Library中应有mylib,单击它。
在Library Manager 窗口,File->New->Cellview,在弹出的“Create New File”窗口Cell Name栏中,nand2Tool栏中,选Composer-SchematicOK[3]添加元件(实例instance)在弹出的“Virtuoso Schematic Editing:…”窗口中,左边为工具栏,选instance图标(或i)单击“Add instance”窗口Library栏最右侧Browser,弹出“Library Browser-…”窗口,Library选analogLib,Cell选nmos4, View选symbol鼠标回到“Add instance”窗口,Model name栏:trnmos, width: 3.0u , Length: 0.5u,Hide 在“Virtuoso Schematic Editing:…”窗口, 鼠标左键单击一次,间隔一定距离再单击一次,这样就增加了2个nmos4元件,ESC(试一试:先选中一个元件,再q,查看/改变属性)。
仿照上述方法,增加pmos4元件。
在“Add instance”窗口,Model name栏:trpmos,width: 2.0u , Length: 0.5u;放置2个pmos4,ESC。
(试一试热键f,[,]的功能)[4]添加管脚(PIN)选“Virtuoso Schematic Editing:…”窗口左边工具栏中的Pin图标(或p)在“Add Pin”窗口中,Pin Names:INA INB,Direction选input, Usage选schematic,Hide 在“Virtuoso Schematic Editing:…”窗口, 鼠标左键单击一次,间隔一定距离再单击一次,放置2个输入PIN,p,在“Add Pin”窗口中,Pin Names:OUT,Direction选output, Usage选schematic,在“Virtuoso Schematic Editing:…”窗口放置输出PIN,[5]添加电源和地:i (或单击instance工具图标)弹出“Add instance”窗口,Browse,Library选analogLib,Cell栏:vdd, View选symbol在“Virtuoso Schematic Editing:…”窗口放置vdd,回到“Add instance”窗口,Browse,Cell栏:gnd, 在“Virtuoso Schematic Editing:…”窗口放置gnd,ESC , Cancel掉“Add instance”窗口。
[6]摆放元件并加网线:参照下图放好元件(symbol):(移动用m键,删除用Delete键,取消命令用ESC键)选“Virtuoso Schematic Editing:…”窗口左边工具栏中的Wire(narrow),连好网线,ESC[7]保存文件:“Virtuoso Schematic Editing:…”窗口左上角Check and Save工具。
DIY(Do It Yourself)在mylib库中建立amplifier单元(Cell)如下图所示。
图中所有单元来自analoglib库,参数如下表:Cell Name 属性propertiesnpn ForQ0,Q1:Model Name=trnpnQ2,Q3,Q4:Model Name=trpnppnp Forpmos4 For M1: Model Name=trpmos, Length=8u, Width=iPar(“l”)*16nmos4 For M2,M5: Model Name=trnmos, Length=10u, Width=100upmos4 For M3: Model Name=trpmos, Length=iPar(“w”)/16, Width=128ures Resistance=2.5Kcap Capacitance=CAP (设计变量)vdd, vss 注意 vss是负电源,不是gndPIN管脚:输入管脚: iref, inm, inp, 输出管脚: outWire Name Vdd! , gnode注意:你画的schematic电路中,双极晶体管Q和FET管M的下标编号可能与上图不同,可用q查看/改变属性,另外可能使用m (移动),r(旋转),f(全屏),先m再shift + r (左右翻转),先m再 Ctrl + r (上下翻转)等命令。
ESC(终止操作)标注线网名:用Wire Name工具(或l)将M1与M3的衬底连线、M2与M5的衬底连线分别标注为vdd!和gnode。
如发生了错误删除,用“Virtuoso Schematic Editing:…”窗口左边中间的undo工具(或u),注意:只能恢复前一个被删除的对象。
最后check and save.层次化设计——symbol生成[1]symbol生成进入“Virtuoso Schematic Editing:mylib nand2 schematic”窗口。
Design -> Create Cellview->From Cellview在Cellview From Cellview窗口,From View Name栏为:schematic,Tool / Data Type栏为Composer-Symbol。
OK在“Symbol Generation Options”窗口,单击Load/Save按纽,OK出现“Virtuoso Schematic Editing:mylib nand2symbol”窗口,Design->Check and Save改变symbol形状:用m命令将Symbol的上边界位置和INA管脚向上移动一网格,得到下图:用m命令将3个cdsParam(n)移到方框外面的下方,将cdsName()移到方框外面上方,将字符OUT移到方框外面右方,删除内部绿色方框。
参照下图,单击菜单Add -> Shape -> Circle,加个小圆圈,Add -> Shape -> Arc,加个圆弧(先确定上下2点,如出现angle not allowed不必紧张,稍微移动鼠标试一试,你会发现如何画弧),用m将左边的红色外框右移(缩短原symbol外框),2个PIN以及连线(INA和INB)同样右移,用Line工具画出缺少的3边。
上述步骤中,均使用ESC取消操作命令。
画好后,Design -> Check and Save[2]创建amplifier的symbol:仿照前述步骤,得到如下symbol:提示:在“Symbol Generation Options”窗口,将iref 管脚(Pin)设置为Bottom Pin。
然后删除cdsParam(3), r旋转pin名iref,(选做)删除红色外框,选择Selection Box工具,在“Add Selection Box”中,Automatic添加Text:Add -> Note -> Note Text,在“Add Note Text”窗口的Note Text文本框中:Amp 将鼠标移至“Virtuoso Symbol Editing:mylib amplifier symbol”窗口,在你希望的位置单击,回到“Add Note Text”窗口,Cancel。