若干典型的时序逻辑集成电路.
合集下载
《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
数电知识点总结 (1)
目录第一章数制与编码 (3)一、二进制 (3)二、二进制数与十进制数的相互转换 (3)三、十六进制 (3)四、二进制编码 (3)五、二-十进制编码 (3)六、字符编码 (3)第二章逻辑代数基础 (4)一、概述 (4)二、逻辑代数中的三种基本运算 (4)三、逻辑代数的基本公式和常用公式 (4)四、逻辑代数的基本定理 (4)五、逻辑函数及其表示方法 (4)六、逻辑函数的化简方法 (5)七、具有无关项的逻辑函数及其化简 (6)第三章门电路 (7)一、概述 (7)二、数字逻辑信号 (7)三、CMOS门电路 (7)四、74HC系列门电路的电特性 (8)五、TTL电路 (9)第四章组合逻辑电路 (10)一、组合逻辑电路的分析 (10)二、组合逻辑电路的设计 (10)三、组合逻辑电路中的竞争冒险 (10)四、若干典型的组合逻辑集成电路 (11)第五章触发器 (12)一、触发器的必备特点 (12)二、触发器的电路结构与动作特点 (12)第六章时序逻辑电路 (13)一、时序逻辑电路的基本概念 (13)二、时序电路逻辑功能的表示方法 (13)三、时序逻辑电路的分析方法 (14)四、若干经典的时序逻辑集成电路 (14)第七章脉冲波形的变换与产生 (16)一、555定时器的电路结构与工作原理 (16)二、用555定时器构成的施密特触发器 (16)三、集成施密特触发器 (17)四、用555定时器构成的多谐振荡器 (17)五、占空比可调的多谐振荡器电路 (19)六、石英晶体多谐振荡器 (19)第八章数模与模数转换器 (22)一、数模转换器的概念 (22)二、数模转换原理 (22)三、数模转换器的构成及不同类型数模转换器的特点 (22)四、DAC的转换精度与转换速度 (22)五、模数转换器的基本原理 (23)六、模数转换器的主要技术指标 (24)第一章数制与编码一、二进制二进制指用2个数码0、1计数的方式。
其特点是：逢二进一、借一为二；整数部分的位权为2n-1，小数部分的位权为2-m，n为整数的位数，m为小数的位数。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第6章-时序逻辑电路
6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。
如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。
6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。
第6章时序逻辑电路
1、反馈置0法 反馈置0法的基本思想是： 计数器从全0状态S0开始计数，计满M个状态产生置0信 号，使计数器恢复到初态S0,然后再重复前面过程。
☆ 选择模M计数器的计数范围，确定初态和末态。
☆ 确定产生置0或置数信号的译码状态，然后根据译码 状态设计译码反馈电路，是计数器产生清0或置数信号。
☆ 画出实现模N计数器的逻辑电路。
TP TT
1 0
,
触发器保持，CO
0
1
C C
TP TT
0 1
,
触发器保持，CO
Q0 Q3
计1 数1条件1 ↑ X X X X
计数
1 0 X X X X X X 保持，C0=0
1 1 0 X X X X X 保持CO=Q0~Q3
M＝16二进制计数器 逢十六进一
内部逻辑电路图
中 规模集 成电 路由四 级 JK 触发器和若干门电路组成，其内 部电路如图所示。
CP 8 4 2 C1 R
CTP LD D3D2D1D0
CTT 74160(2)CO
CP 8 4 2 1CR
CTP LD D3D2D1D0
CTT 74160(3)CO
CP 8 4 2 1 CR
所以第853个状态
&
不计算在主循环内
由前面例题分析中可以发现，用反馈置0法设计计数 器存在一个普遍规律，有待于我们去总结。
74161是M16二进制计数器，只能实现M16以下任意进制数。
例、用74161组成十进制(N=10)计数器
解： 先将74161接成M16计数器， CR,LD,CTT,CTP均＝1
然后作跳过六个状态（M-N =16-10=6）的十进制计数器，将模M计数
器变为模N计数器。
☆ 选择模M计数器的计数范围，确定初态和末态。
☆ 确定产生置0或置数信号的译码状态，然后根据译码 状态设计译码反馈电路，是计数器产生清0或置数信号。
☆ 画出实现模N计数器的逻辑电路。
TP TT
1 0
,
触发器保持，CO
0
1
C C
TP TT
0 1
,
触发器保持，CO
Q0 Q3
计1 数1条件1 ↑ X X X X
计数
1 0 X X X X X X 保持，C0=0
1 1 0 X X X X X 保持CO=Q0~Q3
M＝16二进制计数器 逢十六进一
内部逻辑电路图
中 规模集 成电 路由四 级 JK 触发器和若干门电路组成，其内 部电路如图所示。
CP 8 4 2 C1 R
CTP LD D3D2D1D0
CTT 74160(2)CO
CP 8 4 2 1CR
CTP LD D3D2D1D0
CTT 74160(3)CO
CP 8 4 2 1 CR
所以第853个状态
&
不计算在主循环内
由前面例题分析中可以发现，用反馈置0法设计计数 器存在一个普遍规律，有待于我们去总结。
74161是M16二进制计数器，只能实现M16以下任意进制数。
例、用74161组成十进制(N=10)计数器
解： 先将74161接成M16计数器， CR,LD,CTT,CTP均＝1
然后作跳过六个状态（M-N =16-10=6）的十进制计数器，将模M计数
器变为模N计数器。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电路与逻辑 第6章
CP 1 2 3 4 5 6 7 8 9
A 111100000
Q1 0 1 1 0 0 0 1 1 0
Q0 0 1 0 1 0 1 0 1 0
n 1 1
Q1n1 1 1 0 0 0 1 1 0 0
Q0n1 1 y0n211 0 1 0 1 0 1
状态表
现态 y1n次1态 Q1n1 Q0n1
yn2 1
器的逻辑功能及其应用； 5. 了解时序可编程器件。
厦门理工学院
6.1 时序逻辑电路基本概念 6.1.1 时序逻辑电路模型与分类
1. 时序电路的模型
时序逻辑电路由进行逻 辑运算的组合电路和起 记忆作用的存储电路组 成。电路模型如图。
输入信号 I，I=( I1，I2，···，Ii )
触发器或锁存器构成
其余五个状态为无效状态。 无论电路的初始能力称为自启动能力。
厦门理工学院
6.2 同步时序电路分析
6.2.2 同步时序逻辑电路分析举例
例6.2.3 根据状态图画出时序图
4. 确定其逻辑功能 由状态图可见，电路的有 效状态是三位循环码；
输出信号 O，O=( O1，O2，···，Oj )
激励信号 E，E=( E1，E2，···，Ek ) ——存储电路的输入信号
状态信号 S，S=( S1，S2，···，Sm ) ——存储电路的输出信号
输出方程组： O=f ( I，S) ——输出信号是输入I与状态S的函数
激励方程组： E= g ( I，S) ——激励信号是输入I与状态S的函数
Z↑借位操作
Z↓进位操作
4. 确定电路的逻辑功能：电路是一个2位二进制数可逆计数器，输出
Z作为进位或借位操作。
厦门理工学院
6.2 同步时序电路分析
常用时序逻辑电路及其应用
通过优化电路结构和布局布线，减 小信号传输延时，提高电路工作频 率。
功耗优化
通过优化电路结构和降低工作电压， 减小电路功耗，延长电池寿命。
THANKS FOR WATCHING
感谢您的观看
集成电路
FPGA和CPLD
现场可编程门阵列和复杂可编程逻辑 器件，可以通过编程实现时序逻辑电 路，具有灵活性高、可重复编程等优 点。
通过集成电路工艺实现时序逻辑电路， 具有高速、低功耗等优点，但成本较 高。
时序逻辑电路的性能优化
面积优化
在满足功能和性能要求的前提下， 尽量减小电路规模，降低成本。
速度优化
寄存器
总结词
寄存器是一种能够存储二进制数据的电路，它可以保存数据并按照时钟信号的节 拍进行数据的读写操作。
详细描述
寄存器由多个触发器组成，每个触发器存储一位二进制数。在时钟信号的上升沿 或下降沿时，寄存器会将输入的数据保存到触发器中，并在下一个时钟信号的上 升沿或下降沿时将数据输出。寄存器常用于数据的串行传输和并行传输。
02 常用时序逻辑电路
触发器
总结词
触发器是一种具有记忆功能的电路，它能够存储二进制数据，并在特定条件下改变状态。
详细描述
触发器有两个稳定状态，分别表示二进制数的0和1。当触发器的输入信号满足一定条 件时，触发器会从一个状态跳变到另一个状态，并保持该状态直到外部信号改变其状态。
常见的触发器有RS触发器、D触发器和JK触发器等。
常用时序逻辑电路及其应用
目录
• 时序逻辑电路概述 • 常用时序逻辑电路 • 时序逻辑电路的应用 • 时序逻辑电路的设计与实现
01 时序逻辑电路概述
时序逻辑电路的定义
总结词
时序逻辑电路是一种能够存储二进制状态，并按照一定的逻辑关系进行输入和输出的电路。
功耗优化
通过优化电路结构和降低工作电压， 减小电路功耗，延长电池寿命。
THANKS FOR WATCHING
感谢您的观看
集成电路
FPGA和CPLD
现场可编程门阵列和复杂可编程逻辑 器件，可以通过编程实现时序逻辑电 路，具有灵活性高、可重复编程等优 点。
通过集成电路工艺实现时序逻辑电路， 具有高速、低功耗等优点，但成本较 高。
时序逻辑电路的性能优化
面积优化
在满足功能和性能要求的前提下， 尽量减小电路规模，降低成本。
速度优化
寄存器
总结词
寄存器是一种能够存储二进制数据的电路，它可以保存数据并按照时钟信号的节 拍进行数据的读写操作。
详细描述
寄存器由多个触发器组成，每个触发器存储一位二进制数。在时钟信号的上升沿 或下降沿时，寄存器会将输入的数据保存到触发器中，并在下一个时钟信号的上 升沿或下降沿时将数据输出。寄存器常用于数据的串行传输和并行传输。
02 常用时序逻辑电路
触发器
总结词
触发器是一种具有记忆功能的电路，它能够存储二进制数据，并在特定条件下改变状态。
详细描述
触发器有两个稳定状态，分别表示二进制数的0和1。当触发器的输入信号满足一定条 件时，触发器会从一个状态跳变到另一个状态，并保持该状态直到外部信号改变其状态。
常见的触发器有RS触发器、D触发器和JK触发器等。
常用时序逻辑电路及其应用
目录
• 时序逻辑电路概述 • 常用时序逻辑电路 • 时序逻辑电路的应用 • 时序逻辑电路的设计与实现
01 时序逻辑电路概述
时序逻辑电路的定义
总结词
时序逻辑电路是一种能够存储二进制状态，并按照一定的逻辑关系进行输入和输出的电路。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
存入数据，禁止输出
OE 0 0 1 1
CP ↑ ↑ ↑ ↑
74HC374引脚图
2.移位寄存器
⑴逻辑功能： 移位寄存器是既能寄存数码，又能在时钟脉冲的作 用下，使数码向高位或向低位移动的逻辑功能部件。 移位寄存器不仅用来存储数据，还可实现数据传输 格式的变换，以及实现数的加、减、乘、除运算等，应 用非常广泛。
×
× × × ×
L H
n Q1
n Q1
DI0* DI1* DI2* DI3* D0
n n Q0 Q1 n n Q0 Q1 n n Q2 Q3 n Qn Q2 3
n n Q1 Q2
n 2 Q3 n 3 Q2 n 4 Q2
L H D3
5 6 7
D1
D2
⑸移位寄存器的应用
⑴用74HC194构成环形计数器
CP Qm–1 Qm Qm+1
②CMOS 4位双向移位寄存器74HC194
DI0
1
DI1
1
DI2
1
DI3
1
DSL
1
S1 S0 DSR
1 1 1 1 1 & & & & & & & & & & &
&
&
&
&
&
≥1
≥1
≥1
≥1
1
FF0 1S C1 1R R Q0 D1
1
FF1 1S C1 1R R Q1 D2
0
0 0 1 1 0
0 0 0 1 1
0 0 0 0 1
Q0n+1=DSI Q1n+1 = Q0n
1CP 后
1
1 1 0 1
Q2n+1
=Qn1
2CP 后 1 3CP 后 0 4CP 后 1
Q3n+1 =Qn2
DSI =1101
1 CP DSI 1 1 0 1 2 3 4 5 6 7 8
Q0 Q1 Q2 Q3(DSO)
⑵分类： 左移位寄存器
单向移位寄存器
①根据移位 功能不同 右移位寄存器 双向移位寄存器 串入并出移位寄存器 ②根据输入/ 输出方式不同 串入串出移位寄存器 并入并出移位寄存器 并入串出移位寄存器
⑶ 基本移位寄存器
①电路 并行数据输出端
串行数据输入端
FF0 DSI CP 1D ＞ C1
Q0 FF1 Q1 FF2 1D 1D Q0 ＞ Q1 ＞ C1 C1
注意：右移串行数据应在CP脉冲发出前准备好。
⑶用74HC194构成七进制扭环形计数器。
其工作原理可用如下状态表示：
CR CP DSR Q0 Q1 Q2 Q3 0 1 1 1 1 1 1 × 1 2 3 × 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 功能 清零 右移 右移 右移
1101
并行输出 DPO
串行输出
经过7个CP脉冲作用后，从DSI 端串行输入的数码就可 以从DSO 端串行输出。 串入串出
③8位移位寄存器74HC164
DSA DSB CP CR R
1 & 1 1 1 1 Q0 1 Q1 … … 1 Q7 1D C1 R 1D C1 R … 1D C1 R
内部逻辑图
Q
n1 m
Q
n
n m
保持
n1 n 高位移 Q Q S1S0=10 m m 1 向低位
Q
n1
m
Qm1 低位移 向高位
Dm
n 1 Q S1S0=11 m Dm 并入
S0 S1 FFm–1 Dm–1 1D C1
0 3 2 1 0 1 MUX MUXm FFm Dm 1D C1
FFm+1 Dm+1 1D C1
74HC164引脚图
⑷ 多功能双向移位寄存器
①工作原理 多功能移位寄存器工作模式简图
D0 右移串行输入（DIR） 左移串行输出（DOL） 并行输入 D1 D2 D3 右移串行输出（DOR） 左移串行输入（DIL） Q0 Q1 Q2 Q3 并行输出
FF0 FF1 FF2 FF3
实现多种功能双向移位寄存器的一种方案(仅以FFm为例) S1S0=00 S1S0=01
FF0 CP CR 1 1 ＞C R
Q0 Q0 1 Q0
FF1 ＞C R
Q1 Q1 1 Q1
FF2 ＞C R
Q2 Q2 1 Q2
FF3 ＞C R
Q3 Q3 1 Q3
②时序图
1 CP Q0 Q1 Q2 Q3 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
③逻辑功能
1
CP Q0 Q1 Q2 Q3 0 1 0
状态表
CP 0 1 2 3 4
Q0 0 0 0 1 0
Q1 0 0 1 0 0
Q2 0 1 0 0 0
Q3 1 0 0 0 1
注意：环形计数器加CP脉冲运行之前，应先给定初始状 态。当S0处于高电平时，输出被置数；当S0返回低电平，电路 处于左移模式。此时再加CP，电路便开始环形计数。 问：若要实现右移环形计数器，电路该如何连接。
2CP 2Q0 2Q1 （2） 2Q 2 2CR 2Q3
11 10 9 8
74HC393的逻辑符号
Q2 Q0
FF3 Q3 1D ＞ Q3 C1
DSO
串行数据输出端
② 工作原理
FF0 DSI CP
激励方程： D0=DSI 状态方程： Q0n+1=DSI
Q0 FF1 Q0 1D ＞ C1
Q1 FF2 Q1 1D ＞ C1
Q2 FF3 Q3 Q0 1D ＞ C1 DSO Q3
1D ＞ C1
D1=Q0n
问:若将 Q 作为下一级触发器的时钟信号,则电路实 现何种功能?
1 CP Q0 Q1 Q2 Q3 0 0 0 0 1 0 0 0
2
3
4
5
6
7
8
9 1tpd 0 1 2tpd 0 0 3tpd 0 0 4tpd 1 1
10
11
12
13
14
15
16
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
6.5 若干典型的时序逻辑集成电路 一、寄存器和移位寄存器
1. 寄存器 寄存器:是数字系统中用来存储二进制数据的逻 辑部件。它的主要组成部分是触发器。
一个触发器能存储1位二进制代码，存储 n 位 二进制代码的寄存器需要用 n 个触发器组成。寄 存器实际上是若干触发器的集合。
8位CMOS寄存器74HC374
⑶按逻辑功能，分为加法、减法和可逆计数器；
⑷按计数容量，分为十进制、六十进制等任意进制计数器。
1. 二进制计数器 (1) 异步二进制计数器 ① 电路图
FF0 CP CR 1 1 ＞C R Q0 Q0 1 Q0 FF1 ＞C R Q1 Q1 1 Q1 FF2 ＞C R Q2 Q2 1 Q2 FF3 ＞C R Q3 Q3 1 Q3
D2=Q1n
D3=Q2n
Q1n+1 =D1 = Q0n Q3n+1 =D3 = Q2n
Q2n+1 =D2 =Q1n
1101
FF0 1D ＞ C1
Q0 Q0
FF1 1D ＞ C1
Q1 Q1
FF2 1D ＞ C1
Q2 FF3 Q0 1D ＞ C1
Q3 DSO Q3
DSI
CP
FF0 FF1 FF2 FF3
时 钟 CP ×
DI0 DI1 DI2 DI3
× × × ×
n 1 Q n 1 n 1 Q0 1 Q2 Q 3
n 1
行
L
n Q0
L
L
L
1
H
H H H H H
L
L L H H H
L
H H L L H
×
L H × × ×
×
× × L H ×
×
↑ ↑ ↑ ↑ ↑
×
× × × ×
×
× × × ×
×
× × × ×
FF3 ＞C R
Q3 Q3 1 Q3
1 CP Q0
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Q1
Q2 Q3
电路实现了异步二进制减法计数功能。
FF0 CP CR 1 1 ＞C R
Q0 Q0 1 Q0
FF1 ＞C R
Q1 Q1 1 Q1
FF2 ＞C R
Q2 Q2 1 Q2
FF3 ＞C R
Q3 Q3 1 Q3
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
0
1
0
1
0
1
0 0 0 1
1 0 0 1
0
1
0
1
0
1
0
0 0
0
1 0
0
1
0 0
0
1 0
0
1 0
1
1 0
1
1 0
1
0 1
1
0 1
0
1 1
0
1 1
1
1 1
1
1 10Leabharlann 0 000
电路实现了异步二进制加法计数功能。
1
2
3
4
5
6
7
8