数字锁相环与位同步提取

第5章 数字锁相环与同步提取
5.1 超前－滞后型DPLL 5.2 触发器型DPLL 5.3 DPLL的性能指标 5.4 位同步提取 5.5 小结
如图5.0.1所示，数字锁相环（DPLL）由数字鉴相 器（DPD）、数字环路滤波器（DLF）及数控振 荡器（DCO）组成。
DCO实际上是一个分频器，它的分频比受其输入 信号控制。当DCO的分频比增大时，uo(t)的相位 向后移，反之向前移。 DLF用于滤除噪声，DPD用于比较ui(t)与uo(t)的相 位。DLF可以用硬件或软件实现，整个数字锁相环 可以用编程逻辑器件或单片机实现。
环路锁定前，鉴相器连续输出超前或滞后脉冲，上行 计数器或下行计数器到达满状态后输出提前脉冲和滞 后脉冲，在这两个脉冲作用下环路逐步进入锁定状态。
显然,N越大，这两种滤波器对噪声的滤除能力越强， 但环路的同步建立时间也越长。
作业: p113 5-1
5.2 触发器型DPLL
5.2.1 基本原理
当要求同步建立时间很短时，可以使用图5.2.1所示
我们称这种鉴相器为超前－滞后型鉴相器，称由它 构成的数字锁相环为超前－滞后型数字锁相环。
若无DLF，即将滞后脉冲和超前脉冲分别直接送到 附加门和扣除门，则一个超前脉冲使常开门关闭一 次，扣除一个送往No次分频器的a路时钟脉冲，从而 使信号uo(t)的相位后移2π/No; 一个滞后脉冲使常闭门打开一次，并输出一个b路时 钟脉冲，此脉冲位于常开门输出的两个脉冲之间，或 门将常闭门输出的这个脉冲与常开门输出的脉冲一起 送给分频器，使uo(t)的相位前移2π/No。 经过反复调整，就可使uo(t)的上升沿对准码元之间。
可见，此种环路的DCO的分频比只有No-1、No及 No+1三种，称这种VCO为增量－减量计数式DCO。 但相位的一次调整量仅为2π/No，故同步建立时间 （即捕捉时间）较长。
在超前－滞后型数字环中常使用两种环路滤波器：即 N先M滤波器和随机徘徊序列滤波器，它们的原理框 图分别如图5.1.3(a)、(b)所示。
超前脉冲
÷N计数器
提前脉冲 去3个计数器复位器
或门
÷M计数器
或门
滞后脉冲
÷N计数器 图5.1.3 （a) N先于M环路滤波器
推后脉冲
超前脉冲 滞后脉冲
UP
+N
2N+1位 可逆计数器
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DN
-N
或门
提前脉冲 推后脉冲
图5.1.3 (b) 随机徘徊序列滤波器
在N先于M滤波器中，超前、滞后脉冲分别连接到上、 下两个÷N计数器，而超前、滞后脉冲之和则通过一 个或门连接到÷M计数器，而且N＜M＜2N.设开始 计数前三个计数器都已复位,随着二元随机序列不断 输入, 三个计数器分别计数存储, 直到下列两个条件 之一得到满足为止:
在数字锁相环中，不要求输入信号ui(t)包含有频率等 于码速率的离散谱，ui(t)为单极性矩形脉冲信号即可。 用途：数字锁相环常用于提取同步信号。 5.1 超前－滞后型DPLL 可用图5.1.1来说明工作原理。
图中No次分频器、或门、扣除门和附加门一起构成 DCO。 鉴相器的工作原理如图5.1.2所示。
代码 1 0 0 1 0
设环路锁定时信号
ui(t)
uo(t)的对准码元中
uo(t) 超前脉冲 滞后脉冲
图5.1.2 超前－滞后型鉴相器波形
间，若uo(t)的上升 沿位于码元前半个
周期，则称uo(t)超 前ui(t),否则为滞后。
当uo(t)超前ui(t)时，且ui(t)为高电平时，鉴相器输 出一个超前脉冲；当uo(t)滞后ui(t),且ui(t)为高电平 时，鉴相器输出一个滞后脉冲。
环路锁定前，鉴相器连续出现超前脉冲或滞后脉冲, ÷N计数器可以计满,它输出一个超前脉冲或滞后脉 冲, 使计数器同时复位,再重新开始计数。在提前或推 后脉冲的作用下，环路逐渐进入锁定状态。
随机徘徊序列滤波器
超前脉冲 滞后脉冲
UP
+N
2N+1位 可逆计数器
DN
-N
或门
提前脉冲 推后脉冲
图5.1.3 (b) 随机徘徊序列滤波器
触发器型鉴相器与量化器一起构成数字鉴相器。PD 的输出脉冲宽度可在0～TS之间连续变化，TS为码 元宽度。
量化器对ud的脉冲宽度进行量化，输出Nd可为1～N0 间的任意整数。数字环路滤波器对Nd进行处理，以减 小信道噪声的影响。分频器的分频比等于Nc,Nc可根据 需要设置为任意数。
uo(t)
uo(t)
Vcc Vcc (a)原理图
ui(t) ud(t) (b)波形图
图5.2.2 触发器型鉴相器
由图可见，ui(t)的上升沿使ud(t)由低电平变为高电平， uo(t)的上升沿使ud(t)由高电平变为低电平，所以ud(t) 的脉冲宽度反映了ui(t)与uo(t)的相位误差。
我们称这种鉴相器为触发器型鉴相器，由这种鉴相器 构成的数字锁相环为触发器型数字锁相环。
（1）若某一路÷N计数器在÷M计数器之前先计满或 同时存满了数，则在÷N计数器输出端产生一个提前 或推后脉冲，并使三个计数器同时复位。
（2）若÷M计数器先于任何一个÷N计数器计满， 则使三个计数器同时复位，不产生提前或推后脉冲。
后一种情况在相位差很小(环路已锁定)时出现。
环路锁定后，噪声产生的超前或滞后脉冲是随机的， 且出现的概率相等,所以在噪声作用下滤波器输出提前 或推后脉冲的概率很小，使环路保持锁定状态不变。
的数字锁相环。
DPD
fc=N0fs 收时钟
ui(t) PD ud 量化器 Nd DLF Nc 分频器 uo(t)
图 5.2.1 触发器型数字锁相环方框图
图中ui(t)是矩形脉冲信号。PD可由触发器组成，其 原理和波形如图5.2.2所示。
ud(t)
ui(t)
Q
RD
C1 1D
Q1
RD RD 1D C1
滤波器的主体是可逆计数器。超前脉冲使计数器上行 计数，滞后脉冲使计数器下行计数。如果在开始计数 前已复位为0状态，则当超前脉冲超过滞后脉冲的数 目到达计数容量N时，就在+N端输出一个提前脉冲， 同时使计数器复位。
反之,则在-N端输出一个推后脉冲，同时使计数器复位。 当环路进入锁定状态后，由噪声引起的超前或滞后脉 冲是随机的，而且出现概率基本相等，不会有连续很 多个超前或滞后脉冲，因而它们的差值达到计数容量 N的可能性极小，这样就可以减小噪声对环路的干扰 作用。