数字锁相环与位同步提取
一种基于FPGA的锁相环位同步提取电路设计
一种基于FPGA的锁相环位同步提取电路设计概述同步是通信系统中一个重要的问题。
在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。
因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。
利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。
一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。
用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。
本文给出了一种基于fpga 的数字锁相环位同步提取电路。
数字锁相环位同步提取电路的原理数字锁相环位同步提取电路框本地时钟产生两路相位相差p的脉冲，其频率为fo=mrb，rb为输入单极性不归零码的速率。
输入信码的正、负跳变经过过零检测电路后变成了窄脉冲序列，它含有信码中的位同步信息，该位同步窄脉冲序列与分频器输出脉冲进行鉴相，分频比为m。
若分频后的脉冲相位超前于窄脉冲序列，则在1端有输出，并通过控制器将加到分频器的脉冲序列扣除一个脉冲，使分频后的脉冲相位退后；若分频后的脉冲相位滞后窄脉冲序列，则在2端有输出，并通过控制器将加到分频器的脉冲序列附加一个脉冲，使分频后的脉冲相位提前。
直到鉴相器的1、2端无输出，环路锁定。
基于fpga的锁相环位同步提取电路该电路如该电路由d触发器组成的二分频器和两个与门组成，它将fpga 的高频时钟信号clk_xm变换成两路相位相反的时钟信号，由e、f输出，然后送给控制电路的常开门g3和常闭门g4。
其中f路信号还作为控制器中的d1和。
实验十位同步信号提取实验
实验十位同步信号提取实验一、实验目的1、掌握用数字锁相环提取位同步信号的原理与实现方法。
2、了解位同步系统的性能分析。
二、实验内容1、观察数字锁相环提取位同步信号的过程。
2、提取信号源模块NRZ码的位同步信号。
三、实验仪器1、信号源模块一块2、基带同步提取模块一块3、频带同步提取模块一块4、20M双踪示波器一台四、实验原理实验中基于闭环同步法的原理，设计数字锁相环，提取位同步信号，如下图26-1所示。
图26-1 数字锁相环提取位同步信号原理框图数字锁相环是由高稳定度振荡器（晶振或钟振）、分频器、相位比较器和控制器组成。
其中，控制器包括上图中的扣除门、添加门和或门。
设要提取的位同步信号的频率为f，则要求振荡器的振荡频率为M f赫兹，其中M为分频器的分频系数。
窄脉冲形成器的作用是将振荡波形变成两个脉冲，分别送给添加门和扣除门。
要求这两个脉冲相位刚好相差180°。
添加门为常闭门，在没有滞后脉冲控制时，这里的滞后脉冲和超前脉冲由相位比较器比较后产生，此门始终关闭，输出低电平；扣除门为常开门，在没有超前脉冲控制时，来自振荡器的窄脉冲信号顺利通过扣除门。
振荡器窄脉冲经或门送入M次分频器中分频，输出频率为f赫兹的脉冲信号。
该信号再经过脉冲形成电路，输出规则的位同步信号。
相位比相器反映接收码元与M次分频器的输出信号，即本地时钟信号，之间的相位关系。
如本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣除门，扣除一个振荡脉冲，这样分频器的输出脉冲的相位就滞后了1/M周期。
如本地时钟信号滞后于接收码元的相位，则比相器输出一个滞后脉冲，加到添加门，控制添加门打开，加入一个振荡脉冲到或门。
由于加到添加门的与加到扣除门的两个振荡脉冲信号的相位相差180°，即这两个信号在时间上是错开的，因此当从添加门加入一个窄脉冲到或门时，相当于在扣除门输出的振荡信号中间插入了一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器输出相位就提前了1/M周期。
滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
基于FPGA的锁相环位同步提取电路设计
基于FPGA的锁相环位同步提取电路设计锁相环（Phase-Locked Loop，PLL）是一种广泛应用于通信、控制及信号处理等领域的电路，能够实现频率同步和相位同步。
在本文中，我们将讨论基于FPGA的锁相环位同步提取电路设计。
首先，我们将介绍锁相环的基本原理。
锁相环由相位比较器、低通滤波器、VCO（Voltage-Controlled Oscillator）和分频器组成。
相位比较器用于比较参考信号和反馈信号的相位差，将相位差转换为电压差。
低通滤波器将电压差平滑处理，得到控制电压，用于控制VCO的频率。
VCO产生与输入信号频率相同的输出信号，通过分频器将输出信号分频后与参考信号进行比较，实现频率同步。
在基于FPGA的锁相环位同步提取电路设计中，我们的目标是实现一个能够提取输入信号的位同步信息的电路，其中输入信号可能包含多个周期不同的位同步序列。
首先，我们需要设计一个相位比较器，用于比较参考信号和输入信号的相位差。
可以使用FPGA中的数字时钟管理模块来实现相位比较器，将输入信号与参考信号都映射到固定的时钟边沿上，并通过计数器测量输入信号和参考信号之间的相位差。
然后，我们需要设计一个低通滤波器，用于平滑处理相位差。
可以使用FPGA中的滑动平均滤波器来实现低通滤波器，通过对相位差进行滑动平均运算，得到平滑的控制电压。
接下来，我们需要设计一个VCO，用于产生与输入信号频率相同的输出信号。
可以使用FPGA中的数字控制模块来实现VCO，通过调节VCO的控制电压来控制输出频率。
最后，我们需要设计一个分频器，将VCO的输出信号分频后与参考信号进行比较。
可以使用FPGA中的计数器来实现分频器，通过设置分频器的计数值来实现对VCO输出信号的分频。
在整个电路设计过程中，我们需要注意以下几点：1.选择合适的时钟频率和分辨率。
时钟频率要足够高，以满足输入信号的高速采样需求。
分辨率要足够高，以保证位同步信息的精确提取。
2.选择合适的滤波器参数。
实验11 位同步提取实验
实验11 位同步提取实验通信1301王少丹201308030104 一、实验目的1．掌握数字基带信号的传输过程；2．熟悉位定时产生与提取位同步信号的方法。
二、实验仪器1．复接/解复接、同步技术模块，位号I2．时钟与基带数据发生模块，位号：G3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位4．PSK QPSK解调模块，位号C5．100M双踪示波器1台三、实验原理数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。
同步的不良将会导致通信质量的下降，甚至完全不能工作。
通常有三种同步方式：即载波同步、位同步和群同步。
在本实验中主要分析位同步。
实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。
所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。
所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。
这种方法大致可分为滤波法和锁相法。
滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。
锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。
锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。
数字锁相位同步提取的VHDL实现
数字锁相位同步提取的VHDL实现
詹鹏;郭勇;赖武刚;蔡顺燕
【期刊名称】《微计算机信息》
【年(卷),期】2007(023)020
【摘要】本文设计了一种在数字通信系统中的数字锁相位同步提取方案,详细介绍了本设计的位同步提取原理及其各个组成功能模块的VHDL语言实现.并在Quartus Ⅱ开发平台上仿真验证通过.本设计采用VHDL语言编程且在FPGA芯片上实现.具有可移植性好、体积小、低功耗、可靠性高、方便维护和升级等优点,增强了系统的可靠性和稳定性.经验证该位同步提取设计方案能够快速的提取位同步时钟,稳定性好.
【总页数】3页(P180-181,167)
【作者】詹鹏;郭勇;赖武刚;蔡顺燕
【作者单位】610059,四川成都,成都理工大学;610059,四川成都,成都理工大学;610059,四川成都,成都理工大学;610059,四川成都,成都理工大学
【正文语种】中文
【中图分类】TP311;TN919
【相关文献】
1.数字锁相法实现位同步 [J], 殷明
2.数字锁相环在位同步提取中的应用 [J], 伍建辉;李雅梅;苏小敏
3.数字锁相环提取位同步信号的改进与实现 [J], 何文青;宋春林;董航;周英华
4.一种快速位同步的VHDL实现 [J], 麦文;鲍景富
5.一种快速提取位同步的全数字锁相环 [J], 竺南直;刘琪
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滤波法及数字锁相环法位同步提取实验模拟锁相环实验载波同步帧同步实验
实验十九滤波法及数字锁相环法位同步提取实验实验项目三数宇锁相环法位同步观测(1)观测"数字锁相环输入"和"输入跳变指示"，观测当"数字锁相坏输入"没有跳变和有跳变时〃输入跳变指示"的波形。
(2 )观测〃数字锁相环输入〃和〃鉴相输出S观测相位超前滞后的情形(3 )观测"插入指示"和"扣除指示"。
(4 )以信号源模块"CLK"为触发，观测13号模块的"BS2"。
实验二十模拟锁相环实验实验项目一 VCO 自由振荡观测(1)示波器CH1接TH8r CH2接TH4输出，对比观测输入及输出波形。
对比波形可以发现TH8与TH4信号输入与输 出错位半个周期实验项目二同步带测量(1)示波器CH1接13号模块TH8模拟锁相坏输入，CH2接TH4输出BS1 f 观察TH4输出处于锁走状态。
将正弦波频率调小直到输出波形失锁，现在的频率大小fl 为 400Hz ；将孵调大f 直SJ TH4输出处于失锁状态，记下现在频率f2为如右图所示,方波抖动‘说明 处于失锁状态。
记下两次波形失锁的频率，可 计算出同步带仕已实验项目三捕捉带测量0CH1nLfailCa W CHE KOU Tlr.s It.JPC.OOQQ^。
只寸j 蚤田吕K 旧•炮奖設^扫斂刃霹寸工一「_股・M 皋二德8联、ZH7002只槪眾羽鋼慝血地IP 婴・b o o r 只密寸s悴-Z H O O ' 只 W K 槪暴«図$尽、J 009 只摄寸 S弊。
頤奖独¥±仪曲溺寸Hl1•羽傅寸H1型0HY8H112HH U 噩怒低址 (I )（1 ）调节信号源使输出波形为方波，设置分频器的分频比，测呈锁相环的锁相环输出频率, 观察上图从图（1 ）到（4）可以发现,下面的波形输出频率逐渐变大，这是将分频器的分 频比调大的结果。
滤波法及数字锁相环法位同步提取实验和帧同步提取实验
滤波法及数字锁相环法位同步提取实验和帧同步提取实验滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求；2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求；3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念；4、掌握巴克码识别原理；5、掌握同步保护原理；6、掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1、熟悉实验箱2、滤波法位同步带通滤波器幅频特性测量；3、滤波法位同步恢复观测；4、数字锁相环位同步观测；5、帧同步提取实验。
三、实验条件/器材滤波法及数字锁相环法位同步提取实验：1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块2、双踪示波器（模拟/数字）3、连接线若干帧同步提取实验：1、主控&信号源、7号模块2、双踪示波器（模拟/数字）3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134;帧同步提取实验原理见通信原理综合实验指导书P141。
五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量1、连线及相关设置（1）关电，连线。
（2）开电，设置主控，选择【信号源】→【输出波形】。
设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。
（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V 的正弦波。
2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out”的幅度填入下表，并绘制幅频特性曲线。
（三）滤波法位同步恢复观测1、连线及相关设置（1）关电，连线。
（2）开电，设置主控菜单，选择【主菜单】→【通信原理】→【滤波法及数字锁相环位同步法提取】。
将13号模块S2拨上。
将S4拨为1000.（3）此时系统初始状态为：输入PN为256K。
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超前脉冲
÷N计数器
提前脉冲 去3个计数器复位器
或门
÷M计数器
或门
滞后脉冲
÷N计数器 图5.1.3 （a) N先于M环路滤波器
推后脉冲
超前脉冲 滞后脉冲
UP
+N
2N+1位 可逆计数器
DN
-N
或门
提前脉冲 推后脉冲
图5.1.3 (b) 随机徘徊序列滤波器
在N先于M滤波器中，超前、滞后脉冲分别连接到上、 下两个÷N计数器，而超前、滞后脉冲之和则通过一 个或门连接到÷M计数器，而且N＜M＜2N.设开始 计数前三个计数器都已复位,随着二元随机序列不断 输入, 三个计数器分别计数存储, 直到下列两个条件 之一得到满足为止:
滤波器的主体是可逆计数器。超前脉冲使计数器上行 计数，滞后脉冲使计数器下行计数。如果在开始计数 前已复位为0状态，则当超前脉冲超过滞后脉冲的数 目到达计数容量N时，就在+N端输出一个提前脉冲， 同时使计数器复位。
反之,则在-N端输出一个推后脉冲，同时使计数器复位。 当环路进入锁定状态后，由噪声引起的超前或滞后脉 冲是随机的，而且出现概率基本相等，不会有连续很 多个超前或滞后脉冲，因而它们的差值达到计数容量 N的可能性极小，这样就可以减小噪声对环路的干扰 作用。
代码 1 0 0 1 0
设环路锁定时信号
ui(t)
uo(t)的对准码元中
uo(t) 超前脉冲 滞后脉冲
图5.1.2 超前－滞后型鉴相器波形
间，若uo(t)的上升 沿位于码元前半个
周期，则称uo(t)超 前ui(t),否则为滞后。
当uo(t)超前ui(t)时，且ui(t)为高电平时，鉴相器输 出一个超前脉冲；当uo(t)滞后ui(t),且ui(t)为高电平 时，鉴相器输出一个滞后脉冲。
可见，此种环路的DCO的分频比只有No-1、No及 No+1三种，称这种VCO为增量－减量计数式DCO。 但相位的一次调整量仅为2π/No，故同步建立时间 （即捕捉时间）较长。
在超前－滞后型数字环中常使用两种环路滤波器：即 N先M滤波器和随机徘徊序列滤波器，它们的原理框 图分别如图5.1.3(a)、(b)所示。
uo(t)
uo(t)
Vcc Vcc (a)原理图
ui(t) ud(t) (b)波形图
图5.2.2 触发器型鉴相器
由图可见，ui(t)的上升沿使ud(t)由低电平变为高电平， uo(t)的上升沿使ud(t)由高电平变为低电平，所以ud(t) 的脉冲宽度反映了ui(t)与uo(t)的相位误差。
我们称这种鉴相器为触发器型鉴相器，由这种鉴相器 构成的数字锁相环为触发器型数字锁相环。
触发器型鉴相器与量化器一起构成数字鉴相器。PD 的输出脉冲宽度可在0～TS之间连续变化，TS为码 元宽度。
量化器对ud的脉冲宽度进行量化，输出Nd可为1～N0 间的任意整数。数字环路滤波器对Nd进行处理，以减 小信道噪声的影响。分频器的分频比等于Nc,Nc可根据 需要设置为任意数。
环路锁定前，鉴相器连续出现超前脉冲或滞后脉冲, ÷N计数器可以计满,它输出一个超前脉冲或滞后脉 冲, 使计数器同时复位,再重新开始计数。在提前或推 后脉冲的作用下，环路逐渐进入锁定状态。
随机徘徊序列滤波器
超前脉冲 滞后脉冲
UP
+N
2N+1位 可逆计数器
DN
-N
或门
提前脉冲 推后脉冲
图5.1.3 (b) 随机徘徊序列滤波器
的数字锁相环。
DPD
fc=N0fs 收时钟
ui(t) PD ud 量化器 Nd DLF Nc 分频器 uo(t)
图 5.2.1 触发器型数字锁相环方框图
图中ui(t)是矩形脉冲信号。PD可由触发器组成，其 原理和波形如图5.2.2所示。
ud(t)
ui(t)
Q
RD
C1 1D
Q1
RD RD 1D C1
我们称这种鉴相器为超前－滞后型鉴相器，称由它 构成的数字锁相环为超前－滞后型数字锁相环。
若无DLF，即将滞后脉冲和超前脉冲分别直接送到 附加门和扣除门，则一个超前脉冲使常开门关闭一 次，扣除一个送往No次分频器的a路时钟脉冲，从而 使信号uo(t)的相位后移2π/No; 一个滞后脉冲使常闭门打开一次，并输出一个b路时 钟脉冲，此脉冲位于常开门输出的两个脉冲之间，或 门将常闭门输出的这个脉冲与常开门输出的脉冲一起 送给分频器，使uo(t)的相位前移2π/No。 经过反复调整，就可使uo(t)的上升沿对准码元之间。
（1）若某一路÷N计数器在÷M计数器之前先计满或 同时存满了数，则在÷N计数器输出端产生一个提前 或推后脉冲，并使三个பைடு நூலகம்数器同时复位。
（2）若÷M计数器先于任何一个÷N计数器计满， 则使三个计数器同时复位，不产生提前或推后脉冲。
后一种情况在相位差很小(环路已锁定)时出现。
环路锁定后，噪声产生的超前或滞后脉冲是随机的， 且出现的概率相等,所以在噪声作用下滤波器输出提前 或推后脉冲的概率很小，使环路保持锁定状态不变。
第5章 数字锁相环与同步提取
5.1 超前－滞后型DPLL 5.2 触发器型DPLL 5.3 DPLL的性能指标 5.4 位同步提取 5.5 小结
如图5.0.1所示，数字锁相环（DPLL）由数字鉴相 器（DPD）、数字环路滤波器（DLF）及数控振 荡器（DCO）组成。
DCO实际上是一个分频器，它的分频比受其输入 信号控制。当DCO的分频比增大时，uo(t)的相位 向后移，反之向前移。 DLF用于滤除噪声，DPD用于比较ui(t)与uo(t)的相 位。DLF可以用硬件或软件实现，整个数字锁相环 可以用编程逻辑器件或单片机实现。
在数字锁相环中，不要求输入信号ui(t)包含有频率等 于码速率的离散谱，ui(t)为单极性矩形脉冲信号即可。 用途：数字锁相环常用于提取同步信号。 5.1 超前－滞后型DPLL 可用图5.1.1来说明工作原理。
图中No次分频器、或门、扣除门和附加门一起构成 DCO。 鉴相器的工作原理如图5.1.2所示。
环路锁定前，鉴相器连续输出超前或滞后脉冲，上行 计数器或下行计数器到达满状态后输出提前脉冲和滞 后脉冲，在这两个脉冲作用下环路逐步进入锁定状态。
显然,N越大，这两种滤波器对噪声的滤除能力越强， 但环路的同步建立时间也越长。
作业: p113 5-1
5.2 触发器型DPLL
5.2.1 基本原理
当要求同步建立时间很短时，可以使用图5.2.1所示