智能功率集成电路抗辐射加固设计研究
高可靠集成电路抗辐射加固技术
管带负电荷,在其他 氧 化 层 也 出 现 电 荷 累 积,会 导 致 器 件 的退化与电路失效。
高可靠 抗 辐 照 芯 片 特 别 是 模 拟 电 源 (DC/DC)设 计, 国内的工艺匹配对于总剂量与单粒子能力不足,限制 了 应 用领域,为了达到抗 辐 照 的 目 的,在 设 计 时 需 要 考 虑 工 艺 与设计的 配 合,以 期 达 到 特 殊 的 应 用 领 域 需 求。 目 前, SOIBCD 工艺中的SOI(SiliconOnInsulator)是一种新型 的硅基材料,SOI材 料 与 传 统 硅 器 件 相 比,具 有 抗 瞬 时 辐 照能力强、无闩锁效 应 等 优 点,并 可 有 效 地 降 低 体 硅 器 件 因尺寸缩小 而 引 起 的 短 沟 道 效 应。SOI技 术 与 传 统 体 硅 技术的优势在于其绝缘埋层将顶层的器件和电路与衬底 完全 隔 离 开 来。 但 是 SOI器 件 材 料 的 埋 层 内 存 在 大 量 的 空穴陷阱,当遭受电 离 辐 射 时,空 穴 陷 阱 将 俘 获 因 辐 射 感 生的空穴,导致埋层 内 的 正 电 荷 积 累,引 起 器 件 及 电 路 的 性能退化乃至失效。
1 集成电路存在的抗辐射问题
高能电子、中子 及 次 级 电 子 辐 射 到 CMOS 器 件 的 氧 化层中,会产生电子 空穴,当积累能量足够高时 会 持 续 产 生电子 空穴,进而导致总剂量效应,空穴在外电 场 作 用 下 电子向栅级 移 动,空 穴 向 Si/SiQ2 漂 移,一 部 分 电 子 与 空 穴复合其他的空穴穿 过 氧 化 层,到 达 Si/SiQ2 会 被 俘 获 释 放氢离子,进 而 形 成 界 面 陷 阱,P 沟 道 管 带 正 电 荷,N 沟 道
基于中芯国际0.13um CMOS工艺抗辐照加固设计
基于中芯国际0.13um CMOS工艺抗辐照加固设计随着材料、化学、工程技术等学科的飞速发展以及互相融合,集成电路中器件的最小尺寸不断突破极限。
集成电路是航空航天以及电子产品的核心,随着集成电路尺寸的不断缩小,随之而来的电源电压持续降低、栅氧化层厚度达到几个纳米级别、集成度高等技术上的改变,对集成电路抗辐射加固设计也带来了明显的变化和更严峻的挑战,例如栅氧化层厚度非常薄导致总剂量效应对集成电路造成的影响非常小,电源电压降低导致单粒子效应明显加重,集成度提高导致多位单粒子翻转加重,对抗辐射设计提出了更新和更高的要求。
抗辐射加固设计可以从多个方面进行,例如采用新的材料、开发具有抗辐射的工艺、设计具有抗辐射的电路结构等。
开发新的材料和工艺使成本过高,并且产量需求不高。
采用现有成熟的工艺通过电路设计进行抗辐射加固具有成本低、性能好等优点,成为如今研究的热点。
基于以上原因,本文主要针对单粒子效应以及抗单粒子效应电路加固的方法展开研究,主要内容如下:本文基于中芯国际130nm CMOS工艺,利用Sentaurus TCAD软件对130nm NMOS晶体管进行器件建模与参数校准,然后对其进行单粒子效应器件级仿真,包括不同LET、不同入射角度、不同漏极电压。
通过对仿真结果分析,得出以下结果:单粒子脉冲电流同LET的变化成线性关系;入射角度不同对单粒子脉冲电流也有较大影响,这与器件的结构有关;同一LET下,单粒子脉冲电流随漏极电压的增大而增大,成线性关系。
通过对单粒子效应基本理论的分析提出,对于敏感节点,降低漏极和衬底的电压差可以减小漏极对非平衡载流子的吸收,进而降低单粒子脉冲电流。
随后做了提升源极和衬底电压后不同LET的仿真,通过和未改变衬底电压之前的仿真结果对比,发现提升源极和衬底电压后单粒子脉冲电流有了明显的降低,并且随LET增大而增大的趋势变缓。
通过对仿真结果的分析,结合单粒子效应电荷收集理论,提出了一种单粒子效应加固方法,即源衬电压跟随输出的加固方法,通过对反相器、与非门、或非门加固电路的仿真验证了这种方法具有较强的抗单粒子效应的能力。
抗辐射技术调研.
单粒子效应
单粒子效应（SEE）：是指高能带电粒子在穿过微电子 器件的灵敏区时，沉积能量，产生足够数量的电荷， 这些电荷被器件电极收集后，造成器件逻辑状态的非 正常改变或器件损坏
单粒子翻转（SEU）、单粒子闩锁（SEL）、单粒子烧毁
（SEB）、单粒子瞬态脉冲（SET）、单粒子功能中断（SEFI）
单粒子效应
研究内容
工作进展：
CPU DMA A/D IF
AHB
EDAC
信号处理IP
AHB To APB Bridge
APB
Watch dog
SRAM RS422 Timer GPIO ICTL
可行性
国微公司
生产：德国x-fab公司SOI 0.5um工艺 特点：全定制设计
772所 （300Krad）
生产：华虹0.5um、中芯国际0.18um体硅平面工艺 特点：专门的抗辐射单 电流检测器
PC机
测试控制器
A
B
C
D
A
A—输出状态（B0） C—存储器测试
B—功能单元测试 D—输出状态（40）
研究内容
1. 2. 3. 4. 5. 6. 抗辐射单元库建立 软件级抗辐射模拟与分析 生产工艺线评估 芯片设计 芯片生产加工 测试方案设计与系统开发
研究内容
研究内容
工作进展： 1. 完成了太敏SoC架构设计 2. 建立了开源Leon处理器最小系统及软件环境 3. 完成了外围IP核（Timer、UART、GPIO等）的验证 4. 完成了SRAM控制器设计 5. 建立了FPGA原型开发环境 6. 完成了EDAC模块设计 7. 确定了阈值与质心计算信号处理算法IP核设计 8. 正在修改Leon处理器中需要三模冗余的关键单元
130 nm加固SOI工艺的抗辐射控制芯片设计
130 nm加固SOI工艺的抗辐射控制芯片设计随着网络及通信技术的迅速发展，实时通信、定位导航等领域对航天器如卫星通信的依赖度越来越高，同时也对航天器中电路系统的稳定性和精确度提出了更高的要求。
而地球周围复杂的空间辐射环境使得电路系统的可靠性逐渐成为航天技术进一步发展的瓶颈。
绝缘体上硅(Silicon-On-Insulator, SOI)器件与体硅器件相比，由于其埋氧层实现全介质隔离的特殊结构，其在空间抗辐射领域具备一定的先天优势[1-3]。
另外，SOI互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)器件还具有寄生电容小、高速、低功耗、集成度高、适用于小尺寸器件的优势。
然而，总剂量电离辐射会在氧化物中产生陷阱电荷和界面态。
SOI器件由于其埋氧层的存在，总剂量辐射效应更加复杂。
对SOI 器件以及电路的抗总剂量辐射加固需要首先深入研究其总剂量辐射损伤的机理，在这个基础上对器件及电路从各层次上进行加固设计。
本文应用总剂量辐射加固SOI晶圆材料及中国科学院上海微系统与信息技术研究所开发的130 nm部分耗尽绝缘体上硅(Partially Depleted Silicon-On-Insulator, PD-SOI) 抗辐射标准单元库设计了一款基于比例、积分、微分(Proportion, Integral and Differential, PID)算法的专用集成电路(Application Specific Integrated Circuit, ASIC)控制芯片，所用单元库在版图上使用H型栅进行总剂量辐射加固。
芯片规模约80万门，采用CQFP164陶瓷管壳封装，在基础功能测试通过后进行总剂量辐照试验。
试验在模拟空间辐射的环境下进行，结果表明被测试芯片的总剂量加固能力达到300 krad(Si)，可以完全满足空间应用的需求。
1 基于PID控制算法的芯片设计1.1 PID控制算法分析图1为PID算法的原理示意图，PID控制采用比例、积分、微分方法进行闭环控制，具有架构简单、易于实现、鲁棒性强等特点[6]。
集成电路抗辐射加固技术
集成电路抗辐射加固技术集成电路抗辐射加固技术是指通过一系列的措施和方法，提高集成电路对辐射环境的抵抗能力，从而确保电路的可靠性和稳定性。
在现代社会中，辐射环境无处不在，包括太空、高海拔地区、核电站、医疗设备等，辐射对集成电路的影响不可忽视。
因此，开展集成电路抗辐射加固技术的研究和应用具有重要意义。
辐射对集成电路的影响主要表现在两个方面：辐射效应和辐射损伤。
辐射效应是指在辐射环境下，电磁辐射或粒子辐射引起的电压、电流、功耗等参数的变化。
辐射损伤则是指辐射引起的材料损伤，包括晶格缺陷、电离效应、能带结构改变等。
这些辐射效应和辐射损伤会导致集成电路的性能下降甚至失效，严重影响电路的可靠性和稳定性。
为了提高集成电路的抗辐射能力，需要采取一系列的技术措施。
首先，可以通过优化工艺设计来提高集成电路的抗辐射能力。
例如，采用硅材料代替其他材料作为衬底，因为硅材料具有较好的抗辐射性能。
此外，还可以采用特殊的工艺步骤，如离子注入、退火等，来改善晶体管的辐射抗性。
可以通过优化电路结构和布局来提高集成电路的抗辐射能力。
例如，可以采用冗余设计，增加电路的冗余度，从而提高电路的容错能力。
此外，还可以通过合理的布局方式，减少电路中的敏感部分，减小辐射对电路的影响。
还可以采用抗辐射材料来加固集成电路。
抗辐射材料是指具有较好的防护能力，可以减少辐射对电路的影响的材料。
例如，可以在集成电路的封装层中加入抗辐射材料，形成防护层，减少辐射的穿透。
同时，还可以在电路板的材料选择上考虑抗辐射性能，选择具有较好抗辐射能力的材料。
集成电路抗辐射加固技术还需要进行可靠性测试和验证。
通过对加固后的集成电路进行辐射实验和性能测试，可以评估其抗辐射能力是否达到设计要求。
同时，在实际应用中，还需要对集成电路进行长期的辐射环境监测和评估，及时发现和解决潜在的问题。
集成电路抗辐射加固技术是确保集成电路在辐射环境下可靠运行的重要手段。
通过优化工艺设计、优化电路结构和布局、采用抗辐射材料等措施，可以提高集成电路的抗辐射能力。
抗辐射功率集成电路的关键技术研究及实现
抗辐射功率集成电路的关键技术研究及实现1.引言随着现代电子技术的飞速发展，集成电路在各个领域中起到了至关重要的作用。
然而，随之而来的高能辐射环境也给集成电路的可靠性和稳定性带来了巨大的挑战。
为了提高集成电路在辐射环境下的工作性能，抗辐射功率集成电路的关键技术研究变得尤为重要。
2.抗辐射功率集成电路的意义抗辐射功率集成电路是指在高能辐射环境下，能够保持其良好的工作性能和可靠性的集成电路。
在航天、核电站、医疗设备等领域，集成电路需要长时间在辐射环境中工作，因此抗辐射功率集成电路的研究具有重要的现实意义。
3.抗辐射功率集成电路的挑战在高能辐射环境中，集成电路会受到辐射粒子的能量损失和电离效应的影响，导致电路参数的漂移、临界电压的改变、电流增加等问题。
这些问题给电路的正常工作带来严重影响，因此需要采取一系列的关键技术来提高抗辐射能力。
4.抗辐射功率集成电路的关键技术4.1辐射硬化设计辐射硬化设计是提高集成电路抗辐射能力的重要手段。
该设计方法通过优化电路结构和工艺参数，减少辐射粒子对电路的影响。
通过合理布局和优化材料选择，降低电路中敏感元件对辐射的敏感程度，提高电路的辐射抗干扰能力。
4.2电磁屏蔽技术电磁屏蔽技术是指通过采用屏蔽材料和结构来阻挡外部电磁辐射的干扰。
通过在集成电路设计中合理布局和引入屏蔽层，有效地减少外部辐射对电路的干扰，提高电路的抗辐射能力。
4.3温度补偿技术在高能辐射环境中，集成电路的工作温度会发生变化，进而影响电路的性能。
采用温度补偿技术，通过引入温度感知电路和自动调节电路，实现对工作温度的实时检测和调节，提高电路在辐射环境下的稳定性和可靠性。
4.4电路冗余设计电路冗余设计是指在集成电路中引入多余的电路模块，一旦某个模块发生故障或受到辐射影响，可以自动切换到备用模块，确保整个电路的正常工作。
通过冗余设计，提高集成电路的容错性和可靠性。
4.5信号抑制与滤波技术高能辐射环境中常常存在大量的电磁干扰信号，这些信号可能对集成电路的工作产生干扰。
集成电路器件抗辐射加固设计技术
第二部分辐射环境和辐射效应中，作者详细介绍了自然辐射环境和人造辐射 环境的特点和影响，同时阐述了辐射效应对集成电路器件性能的影响，包括单粒 子效应和累积效应。这部分内容为读者提供了对集成电路器件在辐射环境中的可 靠性问题的深入理解。
第三部分抗辐射加固设计技术中，作者详细介绍了RHBD技术的原理和应用。 从表决器、锁存器、主从触发器和静态随机访问存储器（SRAM）单元等各个方面， 作者都进行了深入的阐述，并给出了经典的和新颖的RHBD技术的详细说明。这部 分内容为读者提供了对抗辐射加固设计的全面理解和应用实例。
单元介绍了经典的和新颖的RHBD技术，扼要描述了相关实验并给出了容错性 能和开销对比分析。
这本书的目录结构清晰明了，各个章节主题明确，逻辑关系紧密。全书共分 为四个部分：第一部分是引言，第二部分是辐射环境和辐射效应，第三部分是抗 辐射加固设计技术，第四部分是实验和对比分析。
第一部分引言中，作者概述了集成电路器件抗辐射加固设计的必要性和重要 性，同时介绍了本书的主要内容和结构。这部分为读者提供了对本书的总体认识， 有助于读者更好地理解全书内容。
《集成电路器件抗辐射加固设计技术》这本书是一本全面、系统地介绍集成电路器件抗辐射加固 设计的优秀著作。通过阅读本书，读者可以深入了解集成电路器件在辐射环境下的性能表现，以 及如何采取有效的设计手段来提高其抗辐射性能。无论是对初学者还是对专业人士来说，本书都 具有较强的参考价值和实用性。
精彩摘录
随着科技的发展，集成电路器件在各种领域中的应用越来越广泛，然而，它 们也面临着越来越多的挑战。其中之一就是辐射环境对它们的损害。为了解决这 个问题，许多研究者致力于研究抗辐射加固设计技术，以增强集成电路器件的可 靠性和稳定性。在这篇文章中，我们将分享一些来自《集成电路器件抗辐射加固 设计技术》这本书的精彩摘录。
功率集成电路中抗辐照技术研究与设计
功率集成电路中抗辐照技术研究与设计智能功率模块能将功率器件与控制信号集成为一体,因此广泛应用于航空航天、汽车电子、家用电器等领域的各类驱动电路的设计中。
为了提升芯片的性能的同时减小功率器件的开关损耗,需要使得电路的工作频率不断变高,此外粒子辐照效应对器件乃至电路的不利影响也频繁发生,因此,电路的高速工作将使得智能功率模块的可靠性必须被主要考虑。
由于空间辐照效应对民用和军用航天器的影响,高压集成电路的抗辐照加固技术变得日益重要。
本文基于华润上华公司(CSMC)的1μm 600V BCD工艺平台,说明了总剂量效应对5V MOS器件的影响及主要加固手段。
本文重点注了高压栅驱动电路中电平位移模块的高速工作状态可靠性和单粒子效应引起的电压电流脉冲的问题,并采用了Cadance公司的Hspice工具和Silvaco公司的ATLAS工具进行了必要的仿真模拟。
通过对窄脉冲产生电路的基本原理以及导致高速工作出现问题的原因进行了分析,选取了非对称窄脉冲的解决方案,改善了生成的两路窄脉冲宽度。
改善后的电路可识别输入控制信号的脉宽从100ns左右提升到10ns左右,提升幅度达到了85%,通过电路关断优先的设计思路,大大降低单粒子烧毁(SEB)的概率。
此外,本文通过对RS触发器自身存在的不确定状态输出进行了分析,明确了RS触发器输入端会受到单粒子翻转效应(SEU)的影响,以及RS触发器的输出端会受到单粒子瞬态效应(SET)的影响。
通过仿真对比,提出了新型抗SEU和SET的RS触发器,对比传统的RS触发器可以很好的改善单粒子效应带来的不利影响,提升RS触发器在单粒子影响下的稳定性。
因此,本设计采用的非对称窄脉冲方法和消除RS不确定状态的方法可以很好的提高高压电平位移电路抗单粒子效应的能力,从而在保证低功耗需求的同时,提高设计电路的可靠性。
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智能功率集成电路抗辐射加固设计研究
半导体技术对航空航天事业起着极为重要的作用,应用在商业航天领域的电子设备及系统需要在空间辐射环境下有足够的可靠性和运行寿命,应具备足够的抗辐射能力。
智能功率集成电路在设备及系统中为各类芯片供电,可以被看作是所有集成电路的“心脏”,更是商业航天设备的关键。
随着我国商业航天产业的发展,对电子设备及系统抗辐射能力的要求越来越高,因此智能功率集成电路的抗辐射性能显得尤为重要,是航天设备在辐射环境中工作的基础。
国外对抗辐射加固技术的研究起步较早,目前对辐射效应机理和抗辐射加固技术的研究已经取得不错的进展。
国外已有若干公司能提供航天级抗辐射智能功率变换芯片及电源模块,可应用于航空航天领域。
国内对该领域关键技术的研究起步较晚,目前远远滞后于国外。
国内目前抗辐射分立器件、抗辐射工艺开发、数字电路抗单粒子加固技术等方面已经有所进展,但在标准BCD工艺下针对抗辐射智能功率集成电路加固技术的研究还较少。
因此在该领域的研究对商用航天产业具有重大意义。
本文在此背景下,基于标准BCD工艺,研究辐射效应对BJT、MOS、LDMOS等器件的影响,分析了辐射效应对预降压、基准、跨阻放大器等关键子电路的影响。
在标准BCD工艺下,从器件和电路两个层面,提出抗辐射加固措施并验证。
基于以上研究,设计了一款用于光电耦合器的抗辐射光电接收芯片和一款抗辐射Buck型DC-DC芯片。
具体研究内容及主要创新如下:1.研究BJT管和MOS 管的总剂量辐射效应产生机理,分析了双极晶体管的电流增益衰减和MOS晶体管的阈值电压漂移、漏电流增加等总剂量辐射效应对功率集成电路的影响。
为提高芯片抗总剂量辐射能力,采用环栅MOS管结构对器件进行加固,利用Sentaurus仿真平台,在0.18μm标准BCD工艺下,对环栅MOS管等效宽长比计算模型进行仿真验证。
为采用环栅MOS器件进行电路设计和仿真,在Cadence中建立环栅MOS器件单元库。
b字形环栅无法实现小宽长比并且宽长比计算准确性不足,宽长比计算最大
误差可达30%。
为此,本文提出8字形环栅结构来弥补b字形环栅在应用中的不足,计算误差控制在6%以内。
2.研究NMOS功率管和NLDMOS功率管的总剂量辐射效应,在标准BCD工艺下分别提出了华夫饼版图结构和跑道形版图结构,对总剂量漏电效应进行加固,并
通过流片及辐照实验进行验证,加固后的两种功率管抗总剂量能力均大于
300krad(Si)。
研究辐照偏置和总剂量辐射效应的关系,分析不同偏置对器件总剂量效应的影响,并通过实验进行验证,为电路设计和辐照实验中选择合适的偏置
条件提供准确依据。
3.基于标准BCD工艺研究并设计抗辐射功率集成电路常用到的几个关键子
电路模块。
基于BJT管的辐射损伤情况,研究预降压电路在辐射下的性能退化,
采用DTMOS对BJT管进行替代,并使用环栅MOS器件,重新设计抗辐射预降压电路。
基准电压源和预降压电路原理类似,也采用DTMOS和环栅MOS器件对基准电压源进行加固设计,并进行流片验证,基准电压偏移量在总剂量为200krad(Si)
时达到34mV最大值,总剂量为300krad(Si)时为18mV。
设计用于抗辐射光耦芯片的跨阻放大器,针对光探测器辐射后的响应度退化效应,引入了增益自调节机制,增大跨阻放大器动态输入范围,提高了光耦芯片抗总剂量能力。
针对光耦芯片可能出现的单粒子瞬变效应,设计了瞬变检测与屏蔽电路,并
进行仿真验证。
4.在0.5μm标准BCD工艺下,研究并设计一款用于10MBd抗辐射光电耦合器的光电接收芯片。
设计用于光电接收芯片的抗辐射基准电流源电路。
研究比较器滞回区间、噪声与信号幅值的关系,确定信号最小幅值和滞回区间,设计用于光电接收芯片的迟滞比较器。
为提高光耦芯片的抗辐射能力,使用本文设计的带有增益自调节机制的抗辐射跨阻放大器和抗单粒子瞬变检测与屏蔽电路,并采用本文建立的环栅MOS器件单元库,对芯片进行加固设计并仿真。
对芯片进行流片及总剂量辐照实验验证,未加固的芯片在总剂量累积到50krad(Si)时失效,加固后的芯片在总剂量累积
到400krad(Si)时仍正常工作。
5.在0.18μm标准BCD工艺下,研究并设计一款抗辐射Buck型DC-DC芯片。
选用片内集成双N管的谷值电流模Buck架构,并从工艺器件选型、器件加固设计、关键子电路设计、版图设计等多个层面对芯片进行抗总剂量辐射加固。
最终设计芯片实现输入电压6V~15V,输出电压1.2V,输出电流2A,抗总剂量大于300krad(Si)。
仿真验证通过后,进行流片封装及辐照测试。
实验结果表明未加固的芯片在总剂量累积到150krad(Si)时失效,加固芯片在累积总剂量为350krad(Si)时仍可正常工作。