实验六 帧同步
帧同步实验报告.doc
帧同步实验报告实验八帧同步信号恢复实验一、实验目的1. 掌握巴克码识别原理。
2. 掌握同步保护原理。
3. 掌握假同步、漏同步、捕捉态、维持态概念。
二、实验内容1. 观察帧同步码无错误时帧同步器的维持态。
2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。
3. 观察同步器的假同步现象和同步保护作用。
三、基本原理原理说明一、帧同步码插入方式及码型1．集中插入在一帧开始的n位集中插入n n比特帧同步码，PDH中的A律PCM基群、二次群、三三次、四次群，μ律PCM二次群、三次群、四次群以及S S DH中各个等级的同步传输模块都采用集中插入式。
2．分散插入式n比特帧同步码分散地插入到n帧内，，每帧插入1比持，μ律PCM基群及△M系统采用分散插插入式。
分散插入式无国际标准，集中插入式有国际标准准。
帧同步码出现的周期为帧周期的整数信，即在每N帧帧的相同位置插入帧同步码。
3．帧同步码码型选择原则则假同步概率小有尖锐的自相关特性，以减小漏同步概概率如A律PCM基群的帧同步码为001101，设“1”对应正电平1，“0”码对应负电平-1，则此帧同同步码的自相关特性如下图所示R3 -1-4 -3 -5-57 -10 -1-534-53j-1二、帧同步码识别介绍常用的集集中插入帧同步码的识别方法。
设帧同码为00110111，当帧同步码全部进入移位寄存器时它的7个输出端端全为高电平，相加器3个输u0 L出端全为高电平平，表示ui=1+2+4=7。
门限L由3个输入电平平决定，它们的权值分别为1，2，4。
移位寄存器i比较器的功能为uo??据此可得以下波形：0,u u?Li?1,uLPCM码流u0三、识别器器性能设误码率为Pe，n帧码位，L=n-m，，求漏漏识别概率P1和假识别概率P2以及同步识别时间ts。
1．漏识别概率正确识别概率为?CnP e e n??，故mP1?1?eemn??，m=0时P1?nPe门限L越低低，Pe越小，则漏识别概率越小。
帧同步实验报告
帧同步实验报告
实验目的：
本次实验旨在掌握帧同步原理、实现帧同步并进行数据解码。
实验原理：
帧同步是在数据传输中保证数据包在接收端的正确性和完整性的一项重要技术。
帧同步技术的实现需要采用同步信号来保证接收端与发送端的时间同步，从而使接收端能够将数据包正确地区分开来。
实验步骤：
1.配置实验环境：使用Verilog HDL进行代码编写，ModelSim 进行仿真。
2.编写帧同步模块：根据实验原理编写帧同步模块，实现同步信号的产生、时钟与数据同步。
3.编写数据解码模块：根据实验要求编写数据解码模块，将接收到的数据进行解码并显示在屏幕上。
4.进行仿真实验：使用ModelSim进行仿真实验并进行数据观察与分析。
实验结果：
经过本次实验，我们成功实现了帧同步技术，并且实现了接收到数据的解码与显示。
通过观察数据我们可以发现，在同步信号的作用下，数据包能够正确地区分开来，并且数据的完整性得到了保障。
从而验证了帧同步技术的重要性和实用性。
实验总结：
帧同步技术在现代通信和网络传输中有着广泛的应用。
通过本次实验我们深刻地掌握了帧同步技术的原理和实现方法，并且通过仿真实验验证了帧同步技术的可行性和实用性。
这对我们今后的学习和工作都将有着重要的启示作用。
帧同步提取实验报告
帧同步提取实验报告一、实验背景哎呀，在这个信息爆炸的时代呢，各种信号的处理可是超级重要的。
帧同步提取呢，就像是在一堆乱码里找到那把正确的钥匙，打开有序信息的大门。
咱在学习通信相关知识的时候，这帧同步提取就是一个必须要攻克的小堡垒，它对于保证数据准确传输啥的可有着大作用呢。
二、实验目的咱做这个实验呀，就是想搞清楚帧同步提取到底是咋回事儿呗。
想知道怎么从复杂的信号流里把帧同步信号准确地找出来，还有就是想了解这个过程里用到的那些个原理和方法。
就像探索一个神秘的宝藏，想把里面的宝贝都挖出来看看。
三、实验设备和材料咱用到的设备可不少呢。
有信号发生器，这家伙就像是一个信号的源头，不断地给咱提供信号。
还有示波器，这就像是一双敏锐的眼睛，可以让咱看到信号的波形啥的。
然后就是各种连接线啦，就像桥梁一样把各个设备连接起来。
四、实验步骤1. 首先得把设备连接好呀。
把信号发生器和示波器用那些连接线连起来，这可不能马虎，就像搭积木一样，每一块都得放对位置。
要是连错了，后面的实验就全乱套了。
2. 然后调整信号发生器的参数。
设置合适的频率、幅度啥的，就像给它下命令一样，让它产生咱们需要的信号。
这个过程得小心翼翼的，就像走钢丝一样，参数稍微不对，那出来的信号就不是咱想要的了。
3. 接着呢，在示波器上观察信号的波形。
这时候就像是在看一幅神秘的画，要从那些弯弯曲曲的线条里找到帧同步信号的特征。
有时候可能看半天都看不出来，得有点耐心呢。
4. 再根据观察到的波形，运用咱们学过的算法和原理来提取帧同步信号。
这就像是解谜一样，要把那些隐藏在波形里的信息找出来。
5. 最后呢，对提取出来的帧同步信号进行验证。
看看是不是真的准确提取到了，要是不准确，就得回头检查是哪一步出了问题。
五、实验结果经过一番折腾，咱还真的成功提取出了帧同步信号呢。
在示波器上看到那个清晰的帧同步信号波形的时候，心里可高兴了，就像打游戏通关了一样。
不过呢，这个结果也不是十全十美的，在提取过程中还是存在一些小误差的。
帧同步电路实验报告
帧同步电路实验报告一、实验目的本次实验旨在理解帧同步的原理以及如何设计和实现一个简单的帧同步电路。
二、实验原理帧同步是指在数据传输过程中，接收方能够准确识别出每一个帧的起始点和终止点，确保数据的传输正确和完整。
帧同步电路一般由以下几个部分组成：1. 帧起始检测：通过检测数据信号的起始标志位，判断帧的开始位置。
2. 帧结束检测：通过判断数据信号的终止标志位，确定帧的结束位置。
3. 数据缓存：用于存储接收到的数据，以便后续的处理。
4. 同步信号生成：根据接收到的帧同步信号，生成同步信号，确保数据的同步传输。
三、实验器材1. FPGA开发板2. 电脑3. JTAG下载线四、实验步骤1. 首先，根据实验原理，设计帧同步电路的框图。
确定所需的功能模块和信号连接方式。
2. 在FPGA开发板上搭建电路，连接各个功能模块和信号线。
3. 使用Verilog HDL或者VHDL语言编写帧同步电路的代码，并进行仿真验证。
4. 将代码下载到FPGA开发板上，并进行实际测试。
五、实验结果与分析经过实验，我们成功实现了一个简单的帧同步电路。
通过测试，我们发现帧同步电路能够准确识别每一个帧的起始和终止位置，并将数据正确地传输到后续的处理模块。
同时，我们还注意到帧同步电路的设计需要考虑以下几个方面：1. 起始和终止标志位的选择：在设计帧同步电路时，需要选择适合具体应用场景的起始和终止标志位，以确保准确识别。
2. 帧同步信号的生成：帧同步电路需要根据接收到的帧同步信号生成同步信号，确保数据的同步传输。
生成同步信号需要考虑时序问题，以确保正确性和稳定性。
3. 数据缓存：帧同步电路需要使用缓存存储接收到的数据。
缓存的设计需要考虑数据的容量和访问速度，以满足实际需求。
六、实验总结通过本次实验，我们深入了解了帧同步电路的原理和设计方法。
帧同步电路在数据传输中起着重要的作用，能够确保数据的正确和完整。
在实际应用中，帧同步电路的设计需要根据具体需求进行调整和优化，以提高数据传输的效率和可靠性。
通信原理实验 帧同步信号提取
C
r 0
m
r n ，因而可得假同步概率为
r n P2 2 C n r 0
m
（6－4）
比较式（6－3）和式（6－4）可见，m 增大，即判决门限电平降低时，P1 减小，但 P2 增大， 所以这两项指标是有矛盾的，判决门限的选取要兼顾两者。 在分析判决门限电平对 P1 和 P2 的影响时，讲到两者是有矛盾的。我们希望在同步建立 时要可靠，也就是假同步概率 P2 要小；而在同步建立以后，就要具有一定的抗干扰性能， 也就是漏同步概率 P1 要小。为了满足以上要求以及改善同步系统性能，帧同步电路应加有 保护措施。最常用的保护措施是将帧同步的工作划分为两种状态——捕捉态和维持态。 终端接收机由非同步工作状态转入同步工作的过程，称为“捕捉态” ，终端机进入同步 工作后则称为“维持态” 。可把捕捉过程分成两步进行，先在信码中找到与该时刻本地帧同 步码型相同的信码码位。当找到和帧同步码型一致的信码码位后，再进行第二步，即逐帧 比较下去，也就是在该时隙上按本地同步码的周期进行比较。在比较过程中，一旦发现在 收端本地同步码的相位与信码码型不同时，则重新移一个码元相位，重新从第一步开始找 帧同步码位，以上两步交替进行，即可建立真正的同步。 制表：孟昭红，Tel：15002902977
制表：孟昭红，Tel：15002902977
第 5 页
西北工业大学 通信实验室
图 6-5
帧同步电路原理图
五 波形与数据„„„„„„„„„„„„„„„„„„„„„„„第 6
页
1.信号源模块的 NRZ 码设置为 01110010 10101010 10101010，将信号源模块的 NRZ 接入示 波器 1 通道，将同步信号提取模块上的“帧同步输出”接入示波器 2 通道，观察记录波形。
兰州大学信息科学与工程学院
兰州大学信息科学与工程学院《通信原理》实验教学大纲一、课程基本信息：实验课程编号：实验课程名称：《通信原理》实验课（Experiment Course for Principles of Communications）实验课程性质：单列实验课实验课程类型：必做实验课程负责人：张冠茂等适用专业：电子信息科学与技术专业、通信工程专业实验总学时：36总 学 分：1必开实验个数：7 选开实验个数：2二、本实验的地位、作用和目的：《通信原理》是高等院校理工科电子信息类、通信工程类等专业的一门重要的专业基础课。
在课堂教学中，主要讲述现代通信系统的基本组成、基本性能指标和基本分析方法，在强调通信信号设计的数学表达和推导的同时，以各种调制技术的分析作为主线，紧紧围绕通信系统的有效性和可靠性这对基本矛盾展开分析，对各种通信系统的性能指标进行评价与比较。
因此在学习了相关理论知识的基础上，《通信原理》实验课程是作为《通信原理》专业基础课的实践教学环节而开设的。
本专业实验的主要作用就是通过实验教学环节使学生对《通信原理》课程的课堂教学内容进行实践检验，使学生对所学过的抽象的理论知识有更进一步的感性认识，从而达到巩固课堂教学效果，加强学生对通信系统基本构成及其工作过程的深层次理解的根本目的。
三、实验基本要求：1、本实验课程属于专业基础实验。
2、本实验课程属于验证型实验。
3、本实验课程对于电子信息科学与技术专业以及通信工程专业都属于必修实验。
4、在实验中，要求每组实验人数为2人/组。
5、本实验进行前要求预先熟悉相关测试仪器的用法和操作步骤。
6、实验进行前要求按照实验指导书并结合课程教材做好实验预习工作；做实验时请先插线，待连线检查无误后方能上电，严禁带电将连接导线在实验箱面板上拖行，避免短路损坏实验设备；实验完成后，等待指导教师检查合格后方能断电拆线，并将实验设备恢复原状放好。
7、实验期间，请遵守实验室纪律，要爱护各种实验仪器仪表，否则造成的损失后果自负。
ASIC实验报告-帧同步检测解析
目录1. 前言 (2)2. 实验目的 (2)3. 实验任务 (2)4. 帧同步系统实现原理 (2)4.1帧结构 (2)4.2帧同步的原理 (4)5. 帧同步电路模块设计 (5)5.1模块外部管脚 (5)5.2设计思路 (5)6. 帧同步检测模块设计 (6)7.仿真、测试、综合与分析 (8)8.实验总结与心得 (11)9. Verilog代码 (13)9.1主模块代码 (13)9.2测试模块代码 (15)1．前言两个工作站之间以报文分组为单位传输信息时，必须将线路上的数据流划分成报文分组规程的帧，以帧的格式进行传送。
帧的帧标识位用来标识帧的开始和结束。
通信开通时，当检测到帧标识，即认为是帧的开始，然后在数据传输过程中一旦检测到帧标识F即表示帧结束。
之所以要把比特组合成以帧为单位传送，是为了在出错时，可只将有错的帧重发，而不必将全部数据重新发送，从而提高了效率。
帧同步指的是接收方应当能从接收到的二进制比特流中区分出帧的起始与终止。
本文中在linux操作系统下，用具有强大的行为描述能力和丰富的仿真语句的verilog HDL语言来描述PCM帧同步检测及告警系统，并用大型EDA软件cadence对其进行仿真、综合和逻辑验证。
2．实验目的1.掌握利用Verilog进行专用集成电路设计的流程和方法。
2.学习用cadence软件进行EDA设计综合的方法。
3.提高用书本知识解决实际问题的能力。
3．实验任务1.画出电路实现帧同步、失步的检测流程。
2.用verilog HDL 进行frame电路的描述。
3.写出正确的测试文件,测试文件必须包括从“帧同步”到“帧同步”再到“帧同步”的状态转变过程。
4.在linux环境下使用Verilog XL模拟器进行verilog语言文件进行仿真测试，测试无误后进行电路综合。
4．帧同步系统实现原理4.1 帧结构编码数字信号是一个无头无尾的数码流，尽管其中含有大量的信息，但若不能分辨一个样值所对应的码子，将无法进行正确的译码。
帧同步、帧识别实验报告
P9漏同步监测
T9码元
入
T1判决出
置“0”
图7-1 帧同步模块原理框图
图7-1中各功能部分在图7-2中所对应元器件关系如下：
1.分频器：U3(74LS161)、U4(4075)、U2(74LS74)、U5(74H04)
2.串/并变换器：U9(74LS164)
3.识别器：U7(2764)
4.判决器：U10(74LS85)
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验六 帧同步
一、实验目的
1.掌握集中插入式帧同步码识别器工作原理。
2.掌握同步保护原理。
3.掌握假同步、漏同步、捕捉态（失步态）、维持态（同步态）概念。
二、实验原理
在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码。
帧同步码可以集中插入，也可以分散插入。
本实验系统中帧同步码为7位巴克码，集中插入到每帧的第2至第8个码元位置上。
帧同步模块的原理框图如图6-1所示。
本模块使用+5v 电压。
从总体上看，本模块可分为巴克码识别器及同步保护两部分。
巴克码识别器包括移位寄存器、相加器和判决器，图6-1中的其余部分完成同步保护功能。
移位寄存器由两片74175组成，移位时钟信号是位同步信号。
当7位巴克码全部进入移位寄存器时，U50的4321,,,Q Q Q Q 及U51的432,,Q Q Q 都为1，它们输入到相加器U52的数据输入端D0~D6,U52的输出端Y0、Y1、Y2都为1，表示输入端为7个l 。
若100012 Y Y Y 时，表示输入端有4个l ，依此类推，012Y Y Y 的不同状态表示了U52输入端为1的个数。
判决器U53有6个输入端。
IN2、IN1、IN0分别与U52的Y2、Y1、Y0相连，L2、L1、L0与判决门限控制电压相连，L2、L1已设置为1，而L0由同步保护部分控制，可能为1也可能为0。
在帧同步模块电路中有三个发光三极管指示灯P1、P2、P3与判决门限控制电压相对应，即从左到右与L2、L1、L0一一对应，灯亮对应1，灯熄对应0。
判决电平测试点TH 就是L0信号，它与最右边的指示灯P3状态相对应。
当L2L1L0=111时门限为7 ,三个灯全亮，TH 为高电平；当L2L1L0=110时门限为6，P1和P2亮，而P3熄，TH 为低电平。
当U52输入端为l 的个数（即U53的IN2 IN1 IN0）大于或等于判决门限于L2L1L0，识别器就会输出一个脉冲信号。
当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL输出，各种信号波形及时序关系如图6-3所示，GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。
图中还给出了÷24信号及帧同步器最终输出的帧同步信号FS-OUT，FS-OUT 的上升沿稍迟后于GAL的上升沿。
÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24 位是确定的），但其相位不一定符合要求。
当识别器输出一个GAL脉冲信号时（即捕获到一组正确的帧同步码），在GAL信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL信号的上升沿对齐。
÷24信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。
同步器最终输出的帧同步信号FS-OUT 是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的．电路中同步保护器的作用是减小假同步和漏同步。
当无基带信号输入（或虽有基带信号输入但相加器输出低于门限值）时，识别器没有输出（即输出为0) ，与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷3电路，÷3电路的输出信号使状态触发器置“0”，从而关闭与
门3，同步器无输出信号，此时Q的高电平把判决器的门限置为7（P3灯亮）、
且关闭或门、打开与门1，同步器处于捕捉态。
只要识别器输出一个GAL信号（因为判决门限比较高，这个GAL信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与 GAL信号同频同相的的周期信号（见图6-3）。
识别器输出的GAL脉冲信号通过与门1后使状态触发器置“l”，从而打开与门3，输出帧同步信号FS-OUT，同时使判决器门限降为6( P3灯熄）、打开或门、同步器进入维持状态。
在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。
但假识别信号与单稳输出信号不同步，故与门1、与门4不输出假识别信号，从而使假识别信号不影响÷24电路工作状态，与门3输出的仍是正确的帧同步信号。
实验中可根据判决门限指示灯 P3 判断同步器处于何种状态，P3亮为捕捉态， P3熄为同步态。
在维持状态下，识别器也可能出现漏识别。
但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。
只要识别器不连续出现三次漏识别，则÷3电路不输出脉冲信号，维持状态保持不变。
若识别器连续出现三次漏识别，则÷3电路输出一个脉冲信号，使维持状态变为捕捉态，重新捕捉帧同步码。
不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的
是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率极小，所以这种错误的同步维持状态存在的时间是短暂的。
当然，同步保护器中的÷3电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。
在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护措施称为后方保护。
本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。
低门限及÷3电路属于前方保护，它可以保护己建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。
同步器中的其它保护电路用来减少维持态下的假同步概率。
三、实验步骤
本实验使用数字信源模块及帧同步模块。
1、熟悉帧同步模块的工作原理，将信源模块的NRZ-OUT、BS-OUT用信号连线分别与帧同步模块的S-IN、BS-IN相连，接通实验箱电源。
2、观察同步器的维持态（同步态）
将数字信源模块的Kl（左边的8位微动开关）置于×111 0010状态（1110010 为帧同步码，×是无定义位，可任意置“1”或置“0”）。
为了避免信息码中出现帧同步码相近的码元序列，将K2置为1000 0000状态，K3置为全0状态。
将示波器置于外同步触发状态，用数字信源模块的FS信号作为示波器的外同步触发信号。
示波器CH1接NRZ-OUT，CH2分别接GAL、÷24、TH及FS，观察并纪录上述信号波形（注意：此时TH应为0电平，帧同步模块的P3指示灯熄，Pl、P2亮，表示识别门限6）。
使信源帧同步码（注意是K1的第2位到第8位）中错一位，重新观察上述信号，此时GAL、÷24、TH、FS-OUT应不变。
观察信号知GAL、÷24、TH、FS-OUT均不变
使信源帧同步码再错一位重作上述观察（此时同步器应转入捕捉态，仅÷24波形不变（请根据原理框图分析思考此过程）。
3、观察同步器的捕捉态（失步态）
在实验步骤2中电路已经有同步态变为捕捉态，示波器CH1接信源模块的NRZ-OUT,用CH2观察÷24信号，将电源断开，然后再接通电源，可看到÷24波形的下降沿已不再对准NRZ-OUT的第一个数据位，再用CH2观察其他信号，可以发现TH为高电平,FS无输出。
将信源K1从上述实验的错两位状态还原为仅错一位状态，观察÷24信号相位是否变化。
再将信源K1还原为七位全正确的帧同步码（X111 0010），观察÷24信号的相位如何变化，并分析此信号相位变化的原因，从而理解同步器从失步态转为同步态的过程。
4、观察识别器假识别现象及同步保护器的保护作用。
在实验步骤3中同步器转为同步态后，手动信源模块的K2和K3，使信息码中出现111 0010（与111 0010序列有一位不同也可以），示波器CH1接NRZ-OUT，CH2分别接GAL和FS，观察识别器假识别现象,理解同步保护电路的保护作用。
四、实验思考题
1.根据实验结果，画出同步器处于同步状态及失步状态时同步器各测试点波形。
2.本实验中同步器由同步态转为捕捉态时÷24信号相位为什么不变？
因判决器无输出，与门4无输出，故÷24（24分频）电路无复位脉冲，其输出的÷24信号相位保持不变。
3.同步保护电路是如何使假识别信号不形成假同步信号的？
假识别信号与或门输出信号不同步，与门1输出中无假识别信号。
因而，假
识别信号不能通过与门，所以单稳输出信号仅与中负同步码对应的识别信号有关，而与假识别无关，这样假识别信号就不能形成假同步信号。
4.根据实验结果，总结本实验的帧同步器由捕捉态转为同步态的过程。
先在信码中找到与该时刻本地帧同步码型相同的信码码位。
当找到和帧同步码型一致的信码码位后，再进行第二步，即逐帧比较下去，也就是在该时隙上按本地同步码的周期进行比较。
在比较过程中，一旦发现在收端本地同步码的相位与信码码型不同时，则重新移一个码元相位，重新从第一步开始找帧同步码位，以上两步交替进行，即可建立真正的同步。
5.试设计一个后方保护电路，使识别器连续两帧识别到帧同步码后，同步器由失步态转为同步态。